參數(shù)資料
型號： MPC8567EVTANGG
廠商： Freescale Semiconductor
文件頁數(shù)： 28/139頁
文件大?。?/td> 0K
描述： MPU POWERQUICC III 1023-PBGA
標準包裝： 24
系列： MPC85xx
處理器類型： 32-位 MPC85xx PowerQUICC III
速度： 800MHz
電壓： 1.1V
安裝類型： 表面貼裝
封裝/外殼： 1023-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1023-FCPBGA（33x33）
包裝： 托盤
MPC8568E/MPC8567E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 1
Freescale Semiconductor
123
Clocking
23.3
e500 Core PLL Ratio
Table 84 describes the clock ratio between the e500 core complex bus (CCB)platform and the e500 core
clock. This ratio is determined by the binary value of LBCTL, LALE and LGPL2 at power up, as shown
23.4
QE/SYSCLK PLL Ratio
The QE clock is defined by a multiplier and divisor applied to the SYSCLK input signal, as shown in the
following equation:
QE clock = SYSCLK * cfg_ce_pll[0:4].
The multiplier and divisor is determined by the binary value of PA[0:4] at power up.
0101
5:1
1101
20:1
0110
6:1
1110
Reserved
0111
Reserved
1111
Reserved
Table 84. e500 Core to CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2 Signals
e500 core:CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2 Signals
e500 core:CCB Clock Ratio
000
4:1
100
2:1
001
9:2
101
5:2
010
Reserved
110
3:1
011
3:2
111
7:2
Table 85. QE Clock Multiplier cfg_ce_pll[0:4]
Binary Value of
PA[0:4] Signals
cfg_ce_pll[0:4]
Binary Value of
PA[0:4] Signals
cfg_ce_pll[0:4]
0_0000
16
1_0000
16
0_0001
Reserved
1_0001
17
0_0010
2
1_0010
18
0_0011
3
1_0011
19
0_0100
4
1_0100
20
0_0101
5
1_0101
21
0_0110
6
1_0110
22
0_0111
7
1_0111
23
Table 83. CCB Clock Ratio (continued)
Binary Value of
LA[28:31] Signals
CCB:SYSCLK Ratio
Binary Value of
LA[28:31] Signals
CCB:SYSCLK Ratio
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