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參數(shù)資料
| 型號： | MPC8541EVTAQF |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 2/88頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU POWERQUICC III 783-FCPBGA |
| 產(chǎn)品培訓模塊： | MPC8544E PowerQUICC™ III |
| 標準包裝： | 1 |
| 系列： | MPC85xx |
| 處理器類型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.0GHz |
| 電壓： | 1.3V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 783-BBGA，F(xiàn)CBGA |
| 供應商設備封裝： | 783-FCPBGA（29x29） |
| 包裝： | 托盤 |
| 配用： | CWH-PPC-8540N-VE-ND - KIT EVAL SYSTEM MPC8540 |
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MPC8541E PowerQUICC III Integrated Communications Processor Hardware Specification, Rev. 4.2
10
Freescale Semiconductor
Electrical Characteristics
Figure 2 shows the undershoot and overshoot voltages at the interfaces of the MPC8541E.
Figure 2. Overshoot/Undershoot Voltage for GVDD/OVDD/LVDD
The MPC8541E core voltage must always be provided at nominal 1.2 V (see Table 2 for actual
recommended core voltage). Voltage to the processor interface I/Os are provided through separate sets of
supply pins and must be provided at the voltages shown in Table 2. The input voltage threshold scales with
respect to the associated I/O supply voltage. OVDD and LVDD based receivers are simple CMOS I/O
circuits and satisfy appropriate LVCMOS type specifications. The DDR SDRAM interface uses a
single-ended differential receiver referenced the externally supplied MVREF signal (nominally set to
GVDD/2) as is appropriate for the SSTL2 electrical signaling standard.
GND
GND – 0.3 V
GND – 0.7 V
Not to Exceed 10%
G/L/OVDD + 20%
G/L/OVDD
G/L/OVDD + 5%
of tSYS
1
1. Note that tSYS refers to the clock period associated with the SYSCLK signal.
VIH
VIL
Note:
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