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參數(shù)資料
| 型號： | MPC8541ECVTAJD |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 41/88頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU POWERQUICC III 783-FCPBGA |
| 產(chǎn)品培訓(xùn)模塊： | MPC8544E PowerQUICC™ III |
| 標(biāo)準(zhǔn)包裝： | 36 |
| 系列： | MPC85xx |
| 處理器類型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 533MHz |
| 電壓： | 1.2V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 783-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 783-FCPBGA（29x29） |
| 包裝： | 托盤 |
| 配用： | CWH-PPC-8540N-VE-ND - KIT EVAL SYSTEM MPC8540 |
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MPC8541E PowerQUICC III Integrated Communications Processor Hardware Specification, Rev. 4.2
46
Freescale Semiconductor
CPM
10.3
CPM I2C AC Specification
Figure 30. CPM I2C Bus Timing Diagram
Table 35. I2C Timing
Characteristic
Expression
All Frequencies
Unit
Min
Max
SCL clock frequency (slave)
fSCL
0FMAX
(1)
Notes:
1.
FMAX = BRGCLK/(min_divider*prescale. Where prescaler=25-I2MODE[PDIV]; and min_divider=12 if digital filter disabled
and 18 if enabled.
Example #1: if I2MODE[PDIV]=11 (prescaler=4) and I2MODE[FLT]=0 (digital filter disabled) then FMAX=BRGCLK/48
Example #2: if I2MODE[PDIV]=00 (prescaler=32) and I2MODE[FLT]=1 (digital filter enabled) then FMAX=BRGCLK/576
Hz
SCL clock frequency (master)
fSCL
BRGCLK/16512
BRGCLK/48
Hz
Bus free time between transmissions
tSDHDL
1/(2.2 * fSCL)—
s
Low period of SCL
tSCLCH
1/(2.2 * fSCL)—
s
High period of SCL
tSCHCL
1/(2.2 * fSCL)—
s
Start condition setup time2
tSCHDL
2/(divider * fSCL)
(2)
2. divider = fSCL/prescaler.
In master mode: divider=BRGCLK/(fSCL*prescaler)=2*(I2BRG[DIV]+3)
In slave mode: divider=BRGCLK/(fSCL*prescaler)
s
Start condition hold time2
tSDLCL
3/(divider * fSCL)—
s
Data hold time 2
tSCLDX
2/(divider * fSCL)—
s
Data setup time2
tSDVCH
3/(divider * fSCL)—
s
SDA/SCL rise time
tSRISE
—1/(10 * fSCL)s
SDA/SCL fall time
tSFALL
—1/(33 * fSCL)s
Stop condition setup time
tSCHDH
2/(divider * fSCL)
—
s
SCL
SDA
tSDHDL
tSCLCH
tSCHCL
tSCHDL
tSDLCL
tSCLDX
tSDVCH
tSRISE
tSFALL
tSCHDH
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參數(shù)描述 |
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