參數資料
型號: MPC8536CVTANGA
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 32-BIT, 800 MHz, MICROPROCESSOR, PBGA783
封裝: 29 X 29 MM, 2.80 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, FCBGA-783
文件頁數: 12/127頁
文件大?。?/td> 1893K
代理商: MPC8536CVTANGA
Clocking
MPC8536E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 3
Freescale Semiconductor
109
Please note that the DDR PLL reference clock input, DDRCLK, is only required in asynchronous mode.
The DDRCLKDR configuration register in the Global Utilities block allows the DDR controller to be run in a divided down
mode where the DDR bus clock is half the speed of the default configuration. Changing of these defaults must be completed
prior to initialization of the DDR controller.
2.23.5
PCI Clocks
The integrated PCI controller in MPC8536E supports PCI input clock frequency in the range of 33–66 MHz. The PCI input
clock can be applied from SYSCLK in synchronous mode or PCI1_CLK in asynchronous mode. For specifications on the
PCI1_CLK, refer to the PCI 2.2 Specification.
The use of PCI1_CLK is optional if SYSCLK is in the range of 33–66 MHz. If SYSCLK is outside this range then use of
PCI1_CLK is required as a separate PCI clock source, asynchronous with respect to SYSCLK.
Table 77. DDR Clock Ratio
Functional Signals
Reset Configuration
Name
Value (Binary)
DDR:DDRCLK Ratio
TSEC_1588_TRIG_OUT[0:1],
TSEC1_1588_CLK_OUT
cfg_ddr_pll[0:2]
000
3:1
001
4:1
010
6:1
011
8:1
100
10:1
101
12:1
110
Reserved
111
Synchronous mode
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PDF描述
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