參數(shù)資料
型號(hào)： MPC852TZT100A
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 44/80頁(yè)
文件大?。?/td> 0K
描述： IC MPU POWERQUICC 100MHZ 256PBGA
標(biāo)準(zhǔn)包裝： 60
系列： MPC8xx
處理器類(lèi)型： 32-位 MPC8xx PowerQUICC
速度： 100MHz
電壓： 1.8V
安裝類(lèi)型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-PBGA（23x23）
包裝： 托盤(pán)
MPC852T PowerQUICC Hardware Specifications, Rev. 4
Freescale Semiconductor
49
CPM Electrical Characteristics
Table 21 provides the NMSI internal clock timing.
107
RXD3 hold time from RCLK3 rising edge2
5.00
—
ns
108
CD3 setup Time to RCLK3 rising edge
5.00
—
ns
1 The ratios SyncCLK/RCLK3 and SyncCLK/TCLK3 must be greater than or equal to 2.25/1.
2 Also applies to CD and CTS hold time when they are used as an external sync signal.
Table 21. NMSI Internal Clock Timing
Num
Characteristic
All Frequencies
Unit
Min
Max
100
RCLK3 and TCLK3 frequency1
1 The ratios SyncCLK/RCLK3 and SyncCLK/TCLK3 must be greater or equal to 3/1.
0.00
SYNCCLK/3
MHz
102
RCLK3 and TCLK3 rise/fall time
—
ns
103
TXD3 active delay (from TCLK3 falling edge)
0.00
30.00
ns
104
RTS3 active/inactive delay (from TCLK3 falling edge)
0.00
30.00
ns
105
CTS3 setup time to TCLK3 rising edge
40.00
—
ns
106
RXD3 setup time to RCLK3 rising edge
40.00
—
ns
107
RXD3 hold time from RCLK3 rising edge2
2 Also applies to CD and CTS hold time when they are used as an external sync signals.
0.00
—
ns
108
CD3 setup time to RCLK3 rising edge
40.00
—
ns
Table 20. NMSI External Clock Timing (continued)
Num
Characteristic
All Frequencies
Unit
Min
Max
相關(guān)PDF資料
PDF描述
MPC8321ZQADDC IC MPU PWRQUICC II 516-PBGA
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IDT71V67803S133PFGI IC SRAM 9MBIT 133MHZ 100TQFP
IDT70V24S55J IC SRAM 64KBIT 55NS 84PLCC
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參數(shù)描述
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