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參數(shù)資料
| 型號： | MPC8378EVRAGGA |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA689 |
| 封裝： | 31 X 31 MM, 2.46 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-689 |
| 文件頁數(shù)： | 12/125頁 |
| 文件大?。?/td> | 894K |
| 代理商： | MPC8378EVRAGGA |
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MPC8378E PowerQUICC II Pro Processor Hardware Specifications, Rev. 5
Freescale Semiconductor
109
As described in Section 22, “Clocking,” The LBIUCM, DDRCM, and SPMF parameters in the reset configuration word low
and the CFG_CLKIN_DIV configuration input signal select the ratio between the primary clock input (CLKIN or PCI_CLK)
and the internal coherent system bus clock (csb_clk). Table 73 and Table 74 show the expected frequency values for the CSB
frequency for select csb_clk to CLKIN/PCI_SYNC_IN ratios.
The RCWLR[SVCOD] denotes the system PLL VCO internal frequency as shown in Table 72.
Table 72. System PLL VCO Divider
RCWLR[SVCOD]
VCO Division Factor
00
4
01
8
10
2
11
1
Table 73. CSB Frequency Options for Host Mode
CFG_CLKIN_DIV
at Reset1
SPMF
csb_clk :
Input Clock Ratio1
Input Clock Frequency (MHz)2
25
33.33
66.67
csb_clk Frequency (MHz)
High
0010
2 : 1
133
High
0011
3 : 1
200
High
0100
4 : 1
133
267
High
0101
5 : 1
167
333
High
0110
6 : 1
150
200
400
High
0111
7 : 1
175
233
High
1000
8 : 1
200
267
High
1001
9 : 1
225
300
High
1010
10 : 1
250
333
High
1011
11 : 1
275
367
High
1100
12 : 1
300
400
High
1101
13 : 1
325
High
1110
14 : 1
350
High
1111
15 : 1
375
Notes:
1. CFG_CLKIN_DIV select the ratio between CLKIN and PCI_SYNC_OUT.
2. CLKIN is the input clock in host mode; PCI_CLK is the input clock in agent mode.
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