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參數(shù)資料
| 型號： | MPC8245LZU350D |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 67/68頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 350MHZ PPC 352-TBGA |
| 標準包裝： | 24 |
| 系列： | MPC82xx |
| 處理器類型： | 32-位 MPC82xx PowerQUICC II |
| 速度： | 350MHz |
| 電壓： | 2V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 352-LBGA |
| 供應商設備封裝： | 352-TBGA（35x35） |
| 包裝： | 托盤 |
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MPC8245 Integrated Processor Hardware Specifications, Rev. 10
8
Freescale Semiconductor
Electrical and Thermal Characteristics
Figure 2 shows supply voltage sequencing and separation cautions.
Figure 2. Supply Voltage Sequencing and Separation Cautions
OVDD/GVDD/(LVDD @ 3.3 V - - - -)
VDD/AVDD/AVDD2
LVDD @ 5 V
Time
3.3 V
5 V
2.0 V
0
8
11
10
11
7, 9
DC
Powe
rSuppl
y
V
o
lt
ag
e
Reset
Configuration Pins
HRST_CPU,
HRST_CTRL
PLL
Relock
Time 3
100 s
Nine External Memory
Asserted 255
External Memory
HRST_CPU,
HRST_CTRL
VDD Stable
Power Supply Ramp Up 2
See Note 1
Clock Cycles 3
Clock Cycles Setup Time 4
VM = 1.4 V
Maximum Rise Time Must Be Less Than
One External Memory Clock Cycle 5
Notes:
1. Numbers associated with waveform separations correspond to caution numbers listed in Table 2.
2. See the Cautions section of Table 2 for details on this topic.
3. See Table 8 for details on PLL relock and reset signal assertion timing requirements.
4. Refer to Table 10 for additional information on reset configuration pin setup timing requirements.
5. HRST_CPU/HRST_CTRL must transition from a logic 0 to a logic 1 in less than one
SDRAM_SYNC_IN clock cycle for the device to be in the nonreset state.
6. PLL_CFG signals must be driven on reset and must be held for at least 25 clock cycles after the
negation of HRST_CTRL and HRST_CPU in order to be latched.
PLL
6
相關PDF資料 |
PDF描述 |
|---|---|
| HMC26DTEI | CONN EDGECARD 52POS .100 EYELET |
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| MC68340CAG25E | IC MPU 32BIT 25MHZ 144-LQFP |
| ACB95DHBD | CONN EDGECARD 190PS R/A .050 DIP |
| AMM43DTMN | CONN EDGECARD 86POS R/A .156 SLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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