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參數(shù)資料
| 型號： | MPC5553EVBISYS |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 42/68頁 |
| 文件大小： | 0K |
| 描述： | KIT EVAL ISYSTEMS MPC5553 |
| 標準包裝： | 1 |
| 類型： | 微控制器 |
| 適用于相關(guān)產(chǎn)品： | MPC5553 |
| 所含物品： | 評估板和演示軟件 |
| 相關(guān)產(chǎn)品： | MPC5553MZQ132-ND - IC MCU MPC5553 REV A 324-PBGA MPC5553MZP132-ND - IC MCU MPC5553 REV A 416-PBGA |
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Electrical Characteristics
MPC5553 Microcontroller Data Sheet, Rev. 4
Freescale Semiconductor
47
3.14.2
MII FEC Transmit Signal Timing
FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER, FEC_TX_CLK
The transmitter functions correctly up to the FEC_TX_CLK maximum frequency of 25 MHz plus one
percent. There is no minimum frequency requirement. In addition, the processor clock frequency must
exceed twice the FEC_TX_CLK frequency.
The transmit outputs (FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER) can be programmed to transition
from either the rising- or falling-edge of TX_CLK, and the timing is the same in either case. These options
allow the use of non-compliant MII PHYs.
Refer to the Fast Ethernet Controller (FEC) chapter of the device reference manual for details of this option
and how to enable it.
Table 29 lists MII FEC transmit channel timings.
Figure 29. MII FEC Transmit Signal Timing Diagram
Table 29. MII FEC Transmit Signal Timing
Spec
Characteristic
Min.
Max
Unit
5
FEC_TX_CLK to FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER invalid
5
—
ns
6
FEC_TX_CLK to FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER valid
—
25
ns
7
FEC_TX_CLK pulse-width high
35%
65%
FEC_TX_CLK period
8
FEC_TX_CLK pulse-width low
35%
65%
FEC_TX_CLK period
6
FEC_TX_CLK (input)
FEC_TXD[3:0] (outputs)
FEC_TX_EN
FEC_TX_ER
5
7
8
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