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參數(shù)資料
| 型號(hào)： | MMC2114CFCPV33 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | FLASH, 33 MHz, MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, LQFP-144 |
| 文件頁(yè)數(shù)： | 382/640頁(yè) |
| 文件大小： | 6990K |
| 代理商： | MMC2114CFCPV33 |
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Advance Information
MMC2114 MMC2113 MMC2112 — Rev. 1.0
442
Queued Analog-to-Digital Converter (QADC)
MOTOROLA
Queued Analog-to-Digital Converter (QADC)
19.8.5 Control Registers
This subsection describes the QADC control registers.
19.8.5.1 QADC Control Register 0 (QACR0)
QADC Control Register 0 (QACR0) establishes the QADC sampling
clock (QCLK) with prescaler parameter fields and defines whether
external multiplexing is enabled. Typically, these bits are written once
when the QADC is initialized and not changed thereafter.
Read: Anytime
Write: Anytime except during stop mode
MUX — Externally Multiplexed Mode Bit
The MUX bit configures the QADC for operation in externally
multiplexed mode, which affects the interpretation of the channel
numbers and forces the MA[1:0] pins to be outputs.
1 = Externally multiplexed, up to 18 possible channels
0 = Internally multiplexed, up to 8 possible channels
Address: 0x00ca_000a and 0x00ca_000b
Bit 15
14
13
12
11
10
9
Bit 8
Read:
MUX
00
TRG
0000
Write:
Reset:
00
000000
Bit 7
6
54321
Bit 0
Read:
0
QPR6
QPR5
QPR4
QPR3
QPR2
QPR1
QPR0
Write:
Reset:
00
010011
= Writes have no effect and the access terminates without a transfer error exception.
Figure 19-8. QADC Control Register 0 (QACR0)
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