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參數(shù)資料
型號: MK2304S-2LF
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 4/6頁
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描述: IC PLL ZD BUFFER LO SKEW 8-SOIC
產(chǎn)品變化通告: Product Discontinuation 09/Feb/2012
標(biāo)準(zhǔn)包裝: 97
類型: 零延遲緩沖器
PLL:
輸入: 時(shí)鐘
輸出: CMOS
電路數(shù): 1
比率 - 輸入:輸出: 1:4
差分 - 輸入:輸出: 無/無
頻率 - 最大: 133MHz
除法器/乘法器: 是/是
電源電壓: 3 V ~ 3.6 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 8-SOIC(0.154",3.90mm 寬)
供應(yīng)商設(shè)備封裝: 8-SOIC
包裝: 管件
MK2304-2
ZERO DELAY, LOW SKEW BUFFER
ZDB
IDT ZERO DELAY, LOW SKEW BUFFER
4
MK2304-2
REV G 051310
AC Electrical Characteristics
VDD = 3.3V ±10%, Ambient Temperature -40
° C to 85° C
Thermal Characteristics
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Output Frequency
FBIN to CLKA1,
30 pF Load
10
100
MHz
Output Frequency
FBIN to CLKA1,
15 pf Load
10
133
MHz
Output Rise Time
tOR
0.8 to 2.0 V, CL=30 pF
2.2
ns
Output Rise Time
tOR
0.8 to 2.0 V, CL=15 pF
1.5
ns
Output Fall Time
tOF
0.8 to 2.0 V, CL=30 pF
2.2
ns
Output Fall Time
tOF
0.8 to 2.0 V, CL=15 pF
1.5
ns
Output Clock Duty Cycle
At 1.4 V, CL=30 pf
40
50
60
%
Output Clock Duty Cycle
At 1.4 V, CL=15 pf
45
50
65
%
Device-to-Device skew, equally
loaded
Rising edges at VDD/2
500
ps
Output-to-Output skew, equally
loaded, On same bank
Rising edges at VDD/2
200
ps
Skew from Output Bank A to
Output Bank B
All outputs equally
loaded
400
ps
Delay CLKIN Rising Edge to
FBIN Rising Edge
Measured at VDD/2
±250
ps
Cycle-to-Cycle Jitter
30 pF loads
66.67 MHz outputs
400
ps
15 pF loads
66.67 MHz outputs
375
ps
PLL Lock Time
tLOCK
Stable power supply,
valid clocks on CLKIN,
FBIN
1ms
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Thermal Resistance Junction to
Ambient
θJA
Still air
120
° C/W
θJA
1 m/s air flow
115
° C/W
θJA
3 m/s air flow
105
° C/W
Thermal Resistance Junction to Case
θJC
58
° C/W
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