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參數(shù)資料
| 型號： | MK2049-45SITR |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 9/10頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK PLL COMM 3.3V 20-SOIC |
| 產(chǎn)品變化通告： | Product Discontinuation 13/May/2009 |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 類型： | PLL 時鐘合成器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:3 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 51.84MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-SOIC（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-SOIC |
| 包裝： | 帶卷 (TR) |
MK2049-45
3.3 VOLT COMMUNICATIONS CLOCK PLL
VCXO AND SYNTHESIZER
IDT / ICS 3.3 VOLT COMMUNICATIONS CLOCK PLL
8
MK2049-45
REV G 101904
Note 1: Minimum high or low time of input clock.
Note 2: For the 1.544 MHz and 2.048 MHz output selections, the input to output clock skew is not controlled nor
predictable and will change between power up cycles. Because it is dependent on the phase relationship between
the output and feedback divider states following power up, the input to output clock skew will remain stable during a
given power up cycle. If controlled input to output skew is desired for this output clock frequency please refer to the
MK2049 or MK2069 products.
Note 3: Input reference is the 8 kHz output from a Mitel/Zarlink MT9045 device in freerun mode
(SEL2:0 = 100, 19.44 MHz external crystal).
Marking Diagram
Marking Diagram (Pb free)
Notes:
1. ###### is the lot number.
2. YYWW is the last two digits of the year and the week that the part was assembled.
3. “LF” designates Pb (lead) free package.
Timing Jitter, Filtered
65kHz-1.3MHz (OC-3)
tjf
Referenced to
Mitel/Zarlink MT9045,
Note 3
230
ps
Frequency Error
Relative to ICLK
0
ppm
Nominal Output Impedance
ZOUT
20
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
1
10
11
20
MK2049-45SI
######
YYWW
1
10
11
20
MK2049-45SILF
######
YYWW
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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