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參數(shù)資料
| 型號： | MK1705ATR |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 2/6頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN ATI LOW EMI 8-SOIC |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 167MHz |
| 除法器/乘法器： | 無/是 |
| 電源電壓： | 3 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 8-SOIC |
| 包裝： | 帶卷 (TR) |
MK1705A
ATI LOW EMI CLOCK GENERATOR
SSCG
IDT ATI LOW EMI CLOCK GENERATOR
2
MK1705A
REV E 101308
Pin Assignment
8 pin (150 mil) SOIC
Output Clock Selection Table
Pin Descriptions
External Components
Series Termination Resistor
Clock output traces over one inch should use series
termination. To series terminate a 50
trace (a commonly
used trace impedance), place a 33
resistor in series with
the clock line, as close to the clock output pin as possible.
The nominal impedance of the clock output is 20
.
Decoupling Capacitor
A decoupling capacitor of 0.01F must be connected
between VDD and GND on pins 2 and 3 as close to the chip
as possible.
PCB Layout Recommendations
For optimum device performance and lowest output phase
noise, the following guidelines should be observed.
1) The 0.01F decoupling capacitor should be mounted on
the component side of the board as close to the VDD pin as
ICLK
VDD
GND
S0
CLK
S1
LEE
PD
1
2
3
4
8
7
6
5
S1
pin 6
S0
pin 7
Input/Output
Range
pin 1/pin 4
Frequency Spread
vs. CLK
0
40 to 167 MHz
Center ±1.25%
0
1
60 to 167 MHz
Center ±0.5%
1
0
Test
1
40 to 100 MHz
Center ±1%
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
ICLK
XI
Connect to a clock input as shown in table above.
2
VDD
Power
Connect to +3.3 V or +5 V.
3
GND
Power
Connect to ground.
4
CLK
Output
Clock output equal to input frequency.
5
LEE
Input
Low EMI enable. Turns on the spread spectrum when high. Internal pull-up.
6
S1
Input
Frequency select 1 input. Selects input/output clock range per table above.
Internal pull-up.
7
S0
Input
Frequency select 0 input. Selects input/output clock range per table above.
Internal pull-up.
8PD
Input
Power down. Stops output low when this pin is low. Internal pull-up.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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