參數(shù)資料
型號(hào): MCL908QT2FQE
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, FLASH, 2 MHz, MICROCONTROLLER, DSO8
封裝: 4 X 4 MM, 1 MM HEIGHT, 0.80 MM PITCH, LEAD FREE, DFN-8
文件頁數(shù): 169/182頁
文件大?。?/td> 1735K
代理商: MCL908QT2FQE
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LVI Status Register
MC68HLC908QY/QT Family Data Sheet, Rev. 3
Freescale Semiconductor
87
Polling and forced reset operation modes can be combined to take full advantage of LVD and LVR trip
voltages selection. LVD (LVDLVR = 1) in polling mode (LVIRSTD = 1) can be used as a low voltage
warning in a slowly and continuously falling VDD application (for example, battery applications). Once LVD
has been identified, the part can be set to LVR (LVDLVR = 0) and reset enabled (LVIRSTD = 0). So, as
VDD continues to fall the part will reset when LVR trip voltage is reached. Unlike other bits in CONFIG
registers, LVIRSTD and LVDLVR bits are allowed to be written multiple times after reset.
NOTE
The microcontroller is guaranteed to operate at a minimum supply voltage.
The trip point (VTRIPF [LVD] or VTRIPF [LVR]) may be lower than this. See
16.5 DC Electrical Characteristics for the actual trip point voltages.
10.4 LVI Status Register
The LVI status register (LVISR) indicates if the VDD voltage was detected below the VTRIPF level while
LVI resets have been disabled.
LVIOUT — LVI Output Bit
This read-only flag becomes set when the VDD voltage falls below the VTRIPF trip voltage and is cleared
when VDD voltage rises above VTRIPR. The difference in these threshold levels results in a hysteresis
that prevents oscillation into and out of reset (see Table 10-1). Reset clears the LVIOUT bit.
10.5 LVI Interrupts
The LVI module does not generate interrupt requests.
Address: $FE0C
Bit 7
6
543
21
Bit 0
Read:
LVIOUT
0
000
00
R
Write:
Reset:
00
000
00
0
= Unimplemented
R
= Reserved
Figure 10-2. LVI Status Register (LVISR)
Table 10-1. LVIOUT Bit Indication
VDD
LVIOUT
VDD > VTRIPR
0
VDD < VTRIPF
1
VTRIPF < VDD < VTRIPR
Previous value
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PDF描述
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