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參數(shù)資料
| 型號： | MCF5281CVM80 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 80 MHz, RISC MICROCONTROLLER, PBGA256 |
| 封裝： | MAPBGA-256 |
| 文件頁數(shù)： | 317/786頁 |
| 文件大?。?/td> | 5976K |
| 代理商： | MCF5281CVM80 |
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Fast Ethernet Controller (FEC)
MCF5282 Coldfire Microcontroller Reference Manual, Rev. 2.2
17-42
Freescale Semiconductor
17.6
Buffer Descriptors
This section provides a description of the operation of the driver/DMA via the buffer descriptors. It is
followed by a detailed description of the receive and transmit descriptor fields.
17.6.1
Driver/DMA Operation with Buffer Descriptors
The data for the FEC frames must reside in memory external to the FEC. The data for a frame is placed in
one or more buffers. Associated with each buffer is a buffer descriptor (BD) which contains a starting
address (pointer), data length, and status/control information (which contains the current state for the
buffer). To permit maximum user flexibility, the BDs are also located in external memory and are read in
by the FEC DMA engine.
Software “produces” buffers by allocating/initializing memory and initializing buffer descriptors. Setting
the RxBD[E] or TxBD[R] bit “produces” the buffer. Software writing to either the TDAR or RDAR tells
the FEC that a buffer has been placed in external memory for the transmit or receive data traffic,
respectively. The hardware reads the BDs and “consumes” the buffers after they have been produced. After
the data DMA is complete and the buffer descriptor status bits have been written by the DMA engine, the
RxBD[E] or TxBD[R] bit will be cleared by hardware to signal the buffer has been “consumed.” Software
may poll the BDs to detect when the buffers have been consumed or may rely on the buffer/frame
interrupts. These buffers may then be processed by the driver and returned to the free list.
The ECR[ETHER_EN] signal operates as a reset to the BD/DMA logic. When ECR[ETHER_EN] is
deasserted the DMA engine BD pointers are reset to point to the starting transmit and receive BDs. The
buffer descriptors are not initialized by hardware during reset. At least one transmit and receive buffer
descriptor must be initialized by software before the ECR[ETHER_EN] bit is set.
The buffer descriptors operate as two separate rings. ERDSR defines the starting address for receive BDs
and ETDSR defines the starting address for transmit BDs. The last buffer descriptor in each ring is defined
by the Wrap (W) bit. When set, W indicates that the next descriptor in the ring is at the location pointed to
by ERDSR and ETDSR for the receive and transmit rings, respectively. Buffer descriptor rings must start
on a 32-bit boundary; however, it is recommended they are made 128-bit aligned.
17.6.1.1
Driver/DMA Operation with Transmit BDs
Typically a transmit frame will be divided between multiple buffers. An example is to have an application
payload in one buffer, TCP header in a 2nd buffer, IP header in a 3rd buffer, Ethernet/IEEE 802.3 header
in a 4th buffer. The Ethernet MAC does not prepend the Ethernet header (destination address, source
address, length/type field(s)), so this must be provided by the driver in one of the transmit buffers. The
Ethernet MAC can append the Ethernet CRC to the frame. Whether the CRC is appended by the MAC or
by the driver is determined by the TC bit in the transmit BD which must be set by the driver.
The driver (TxBD software producer) should set up Tx BDs in such a way that a complete transmit frame
is given to the hardware at once. If a transmit frame consists of three buffers, the BDs should be initialized
with pointer, length and control (W, L, TC, ABC) and then the TxBD[R] bits should be set = 1 in reverse
order (3rd, 2nd, 1st BD) to insure that the complete frame is ready in memory before the DMA begins. If
the TxBDs are set up in order, the DMA Controller could DMA the first BD before the 2nd was made
available, potentially causing a transmit FIFO underrun.
In the FEC, the DMA is notified by the driver that new transmit frame(s) are available by writing to the
TDAR register. When this register is written to (data value is not significant) the FEC RISC will tell the
DMA to read the next transmit BD in the ring. Once started, the RISC + DMA will continue to read and
interpret transmit BDs in order and DMA the associated buffers, until a transmit BD is encountered with
the R bit = 0. At this point the FEC will poll this BD one more time. If the R bit = 0 the second time, then
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| MCF5282CVF66J | 功能描述:32位微控制器 - MCU V2CORE 512K FLASH RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
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