參數(shù)資料
型號(hào)： MC9S12P96CFT
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 315/566頁(yè)
文件大小： 0K
描述： MCU 16BIT 96K FLASH 48-QFN
標(biāo)準(zhǔn)包裝： 260
系列： HCS12
核心處理器： HCS12
芯體尺寸： 16-位
速度： 32MHz
連通性： CAN，SCI，SPI
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 34
程序存儲(chǔ)器容量： 96KB（96K x 8）
程序存儲(chǔ)器類型： 閃存
EEPROM 大?。?/td> 4K x 8
RAM 容量： 6K x 8
電壓 - 電源 (Vcc/Vdd)： 1.72 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 10x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 48-VFQFN 裸露焊盤
包裝： 托盤
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Serial Communication Interface (S12SCIV5)
S12P-Family Reference Manual, Rev. 1.13
382
Freescale Semiconductor
The SCI also sets a ag, the transmit data register empty ag (TDRE), every time it transfers data from the
buffer (SCIDRH/L) to the transmitter shift register.The transmit driver routine may respond to this ag by
writing another byte to the Transmitter buffer (SCIDRH/SCIDRL), while the shift register is still shifting
out the rst byte.
To initiate an SCI transmission:
1. Congure the SCI:
a) Select a baud rate. Write this value to the SCI baud registers (SCIBDH/L) to begin the baud
rate generator. Remember that the baud rate generator is disabled when the baud rate is zero.
Writing to the SCIBDH has no effect without also writing to SCIBDL.
b) Write to SCICR1 to congure word length, parity, and other conguration bits
(LOOPS,RSRC,M,WAKE,ILT,PE,PT).
c) Enable the transmitter, interrupts, receive, and wake up as required, by writing to the SCICR2
register bits (TIE,TCIE,RIE,ILIE,TE,RE,RWU,SBK). A preamble or idle character will now
be shifted out of the transmitter shift register.
2. Transmit Procedure for each byte:
a) Poll the TDRE ag by reading the SCISR1 or responding to the TDRE interrupt. Keep in mind
that the TDRE bit resets to one.
b) If the TDRE ag is set, write the data to be transmitted to SCIDRH/L, where the ninth bit is
written to the T8 bit in SCIDRH if the SCI is in 9-bit data format. A new transmission will not
result until the TDRE ag has been cleared.
3. Repeat step 2 for each subsequent transmission.
NOTE
The TDRE ag is set when the shift register is loaded with the next data to
be transmitted from SCIDRH/L, which happens, generally speaking, a little
over half-way through the stop bit of the previous frame. Specically, this
transfer occurs 9/16ths of a bit time AFTER the start of the stop bit of the
previous frame.
Writing the TE bit from 0 to a 1 automatically loads the transmit shift register with a preamble of 10 logic
1s (if M = 0) or 11 logic 1s (if M = 1). After the preamble shifts out, control logic transfers the data from
the SCI data register into the transmit shift register. A logic 0 start bit automatically goes into the least
signicant bit position of the transmit shift register. A logic 1 stop bit goes into the most signicant bit
position.
Hardware supports odd or even parity. When parity is enabled, the most signicant bit (MSB) of the data
character is the parity bit.
The transmit data register empty ag, TDRE, in SCI status register 1 (SCISR1) becomes set when the SCI
data register transfers a byte to the transmit shift register. The TDRE ag indicates that the SCI data
register can accept new data from the internal data bus. If the transmit interrupt enable bit, TIE, in SCI
control register 2 (SCICR2) is also set, the TDRE ag generates a transmitter interrupt request.
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