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參數(shù)資料
| 型號(hào)： | MC9S12GC16CFUE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 182/690頁 |
| 文件大小： | 0K |
| 描述： | IC MCU 16K FLASH 25MHZ 80-QFP |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | HCS12 |
| 核心處理器： | HCS12 |
| 芯體尺寸： | 16-位 |
| 速度： | 25MHz |
| 連通性： | EBI/EMI，SCI，SPI |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 60 |
| 程序存儲(chǔ)器容量： | 16KB（16K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 1K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.35 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 80-QFP |
| 包裝： | 托盤 |
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Chapter 9 Clocks and Reset Generator (CRGV4) Block Description
262
MC9S12C-Family / MC9S12GC-Family
Freescale Semiconductor
Rev 01.24
9.3.2.8
CRG RTI Control Register (RTICTL)
This register selects the timeout period for the real-time interrupt.
Read: anytime
Write: anytime
NOTE
A write to this register initializes the RTI counter.
5
AUTO
Automatic Bandwidth Control Bit — AUTO selects either the high bandwidth (acquisition) mode or the low
bandwidth (tracking) mode depending on how close to the desired frequency the VCO is running. Write anytime
except when PLLWAI=1, because PLLWAI sets the AUTO bit to 1.
0 Automatic mode control is disabled and the PLL is under software control, using ACQ bit.
1 Automatic mode control is enabled and ACQ bit has no effect.
4
ACQ
Acquisition Bit — Write anytime. If AUTO=1 this bit has no effect.
0 Low bandwidth lter is selected.
1 High bandwidth lter is selected.
2
PRE
RTI Enable during Pseudo-Stop Bit — PRE enables the RTI during pseudo-stop mode. Write anytime.
0 RTI stops running during pseudo-stop mode.
1 RTI continues running during pseudo-stop mode.
Note: If the PRE bit is cleared the RTI dividers will go static while pseudo-stop mode is active. The RTI dividers
will not initialize like in wait mode with RTIWAI bit set.
1
PCE
COP Enable during Pseudo-Stop Bit — PCE enables the COP during pseudo-stop mode. Write anytime.
0 COP stops running during pseudo-stop mode
1 COP continues running during pseudo-stop mode
Note: If the PCE bit is cleared the COP dividers will go static while pseudo-stop mode is active. The COP dividers
will not initialize like in wait mode with COPWAI bit set.
0
SCME
Self-Clock Mode Enable Bit — Normal modes: Write once —Special modes: Write anytime — SCME can not
be cleared while operating in self-clock mode (SCM=1).
0 Detection of crystal clock failure causes clock monitor reset (see Section 9.5.1, “Clock Monitor Reset”).
1 Detection of crystal clock failure forces the MCU in self-clock mode (see Section 9.4.7.2, “Self-Clock Mode”).
Module Base + 0x0007
76543210
R0
RTR6
RTR5
RTR4
RTR3
RTR2
RTR1
RTR0
W
Reset
0
00000
= Unimplemented or Reserved
Figure 9-11. CRG RTI Control Register (RTICTL)
Table 9-5. PLLCTL Field Descriptions (continued)
Field
Description
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