參數(shù)資料
型號(hào)： MC9S12C128VPBER
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 202/690頁(yè)
文件大?。?/td> 0K
描述： IC MCU 128K FLASH 25MHZ 52-LQFP
標(biāo)準(zhǔn)包裝： 500
系列： HCS12
核心處理器： HCS12
芯體尺寸： 16-位
速度： 25MHz
連通性： CAN，EBI/EMI，SCI，SPI
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 35
程序存儲(chǔ)器容量： 128KB（128K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 4K x 8
電壓 - 電源 (Vcc/Vdd)： 2.35 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 52-LQFP
包裝： 帶卷 (TR)
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Chapter 9 Clocks and Reset Generator (CRGV4) Block Description
280
MC9S12C-Family / MC9S12GC-Family
Freescale Semiconductor
Rev 01.24
If the MCU gets an external reset during pseudo-stop mode active, the CRG asynchronously restores all
conguration bits in the register space to its default settings and starts the reset generator. After completing
the reset sequence processing begins by fetching the normal reset vector. Pseudo-stop mode is exited and
the MCU is in run mode again.
If the clock monitor is enabled (CME = 1) the MCU is able to leave pseudo-stop mode when loss of
oscillator/external clock is detected by a clock monitor fail. If the SCME bit is not asserted the CRG
generates a clock monitor fail reset (CMRESET). The CRG’s behavior for CMRESET is the same
compared to external reset, but another reset vector is fetched after completion of the reset sequence. If the
SCME bit is asserted the CRG generates a SCM interrupt if enabled (SCMIE=1). After generating the
interrupt the CRG enters self-clock mode and starts the clock quality checker (see Section 9.4.4, “Clock
Quality Checker”). Then the MCU continues with normal operation. If the SCM interrupt is blocked by
SCMIE = 0, the SCMIF ag will be asserted but the CRG will not wake-up from pseudo-stop mode.
If any other interrupt source (e.g. RTI) triggers exit from pseudo-stop mode the MCU immediately
continues with normal operation. Because the PLL has been powered-down during stop mode the PLLSEL
bit is cleared and the MCU runs on OSCCLK after leaving stop mode. The software must set the PLLSEL
bit again, in order to switch system and core clocks to the PLLCLK.
Table 9-12 summarizes the outcome of a clock loss while in pseudo-stop mode.
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PDF描述
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MC9S12C32CPB16 制造商:FREESCALE-SEMI 功能描述:
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