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參數(shù)資料
| 型號(hào)： | MC9S08QG84MDTE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO16 |
| 封裝： | 0.65 MM PITCH, ROHS COMPLIANT, TSSOP-16 |
| 文件頁數(shù)： | 246/314頁 |
| 文件大?。?/td> | 5386K |
| 代理商： | MC9S08QG84MDTE |
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Chapter 3 Modes of Operation
MC9S08QG8 and MC9S08QG4 Data Sheet, Rev. 5
Freescale Semiconductor
35
3.6
Stop Modes
One of three stop modes is entered upon execution of a STOP instruction when STOPE in SOPT1 is set.
In any stop mode, the bus and CPU clocks are halted. The ICS module can be configured to leave the
reference clocks running. See Chapter 10, “Internal Clock Source (S08ICSV1),” for more information.
Table 3-1 shows all of the control bits that affect stop mode selection and the mode selected under various
conditions. The selected mode is entered following the execution of a STOP instruction.
3.6.1
Stop3 Mode
Stop3 mode is entered by executing a STOP instruction under the conditions as shown in Table 3-1. The
states of all of the internal registers and logic, RAM contents, and I/O pin states are maintained.
Stop3 can be exited by asserting RESET, or by an interrupt from one of the following sources: the real-time
interrupt (RTI), LVD, ADC, IRQ, or the KBI.
If stop3 is exited by means of the RESET pin, then the MCU is reset and operation will resume after taking
the reset vector. Exit by means of one of the internal interrupt sources results in the MCU taking the
appropriate interrupt vector.
3.6.1.1
LVD Enabled in Stop Mode
The LVD system is capable of generating either an interrupt or a reset when the supply voltage drops below
the LVD voltage. If the LVD is enabled in stop (LVDE and LVDSE bits in SPMSC1 both set) at the time
the CPU executes a STOP instruction, then the voltage regulator remains active during stop mode.
For the ADC to operate the LVD must be left enabled when entering stop3.
3.6.1.2
Active BDM Enabled in Stop Mode
Entry into the active background mode from run mode is enabled if ENBDM in BDCSCR is set. This
register is described in Chapter 17, “Development Support.” If ENBDM is set when the CPU executes a
Table 3-1. Stop Mode Selection
STOPE
ENBDM 1
1 ENBDM is located in the BDCSCR which is only accessible through BDC commands; see Section 17.4.1.1, “BDC
LVDE
LVDSE
PDC
PPDC
Stop Mode
0
x
Stop modes disabled; illegal opcode reset if STOP
instruction executed
1
x
Stop3 with BDM enabled 2
2 When in Stop3 mode with BDM enabled, the S
IDD will be near RIDD levels because internal clocks are enabled.
1
0
Both bits must be 1
x
Stop3 with voltage regulator active
1
0
Either bit a 0
0
x
Stop3
1
0
Either bit a 0
1
Stop2
1
0
Either bit a 0
1
0
Stop1
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