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參數(shù)資料
| 型號： | MC9S08DN60VLF |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 353/356頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 60K FLASH 48-LQFP |
| 標準包裝： | 250 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | I²C，LIN，SCI，SPI |
| 外圍設備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 39 |
| 程序存儲器容量： | 60KB（60K x 8） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 2K x 8 |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 16x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 48-LQFP |
| 包裝： | 托盤 |
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Chapter 6 Parallel Input/Output Control
MC9S08DN60 Series Data Sheet, Rev 3
96
Freescale Semiconductor
6.5.4.3
Port D Pull Enable Register (PTDPE)
NOTE
Pull-down devices only apply when using pin interrupt functions, when
corresponding edge select and pin select functions are congured.
6.5.4.4
Port D Slew Rate Enable Register (PTDSE)
Note: Slew rate reset default values may differ between engineering samples and nal production parts. Always initialize slew
rate control to the desired value to ensure correct operation.
76543210
R
PTDPE7
PTDPE6
PTDPE5
PTDPE4
PTDPE3
PTDPE2
PTDPE1
PTDPE0
W
Reset:
00000000
Figure 6-26. Internal Pull Enable for Port D Register (PTDPE)
Table 6-24. PTDPE Register Field Descriptions
Field
Description
7:0
PTDPE[7:0]
Internal Pull Enable for Port D Bits — Each of these control bits determines if the internal pull-up or pull-down
device is enabled for the associated PTD pin. For port D pins that are congured as outputs, these bits have no
effect and the internal pull devices are disabled.
0 Internal pull-up/pull-down device disabled for port D bit n.
1 Internal pull-up/pull-down device enabled for port D bit n.
76543210
R
PTDSE7
PTDSE6
PTDSE5
PTDSE4
PTDSE3
PTDSE2
PTDSE1
PTDSE0
W
Reset:
00000000
Figure 6-27. Slew Rate Enable for Port D Register (PTDSE)
Table 6-25. PTDSE Register Field Descriptions
Field
Description
7:0
PTDSE[7:0]
Output Slew Rate Enable for Port D Bits — Each of these control bits determines if the output slew rate control
is enabled for the associated PTD pin. For port D pins that are congured as inputs, these bits have no effect.
0 Output slew rate control disabled for port D bit n.
1 Output slew rate control enabled for port D bit n.
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