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參數(shù)資料
| 型號： | MC9328MX21SCVKR2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 11/88頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU I.MX21 266MHZ 289-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | i.MX21 |
| 核心處理器： | ARM9 |
| 芯體尺寸： | 32-位 |
| 速度： | 266MHz |
| 連通性： | 1 線，EBI/EMI，I²C，IrDA，MMC，智能卡，SPI，SSI，UART/USART，USB OTG |
| 外圍設(shè)備： | DMA，I²S，LCD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 192 |
| 程序存儲器類型： | ROMless |
| 電壓 - 電源 (Vcc/Vdd)： | 1.45 V ~ 3.3 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 289-LFBGA |
| 包裝： | 帶卷 (TR) |
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Specifications
MC9328MX21S Technical Data, Rev. 1.3
Freescale Semiconductor
19
Figure 4. Assertion of DMA External Grant Signal
Figure 5 shows the safe maximum time for which External DMA request can be kept asserted, after
sensing grant signal active such that a new burst is not initiated.
Figure 5. Safe Maximum Timings for External Request De-Assertion
3.8
CSPI Timing Diagrams
To use the internal transmit (TX) and receive (RX) data FIFOs when the CSPI1 module is configured as a
master, two control signals are used for data transfer rate control: the SS signal (output) and the SPI_RDY
signal (input). The SPI 1 Sample Period Control Register (PERIODREG1) and the SPI 2 Sample Period
Control Register (PERIODREG2) can also be programmed to a fixed data transfer rate for either CSPI1
or CSPI2. When the CSPI1 module is configured as a slave, the user can configure the SPI 1 Control
Register (CONTROLREG1) to match the external CSPI master’s timing. In this configuration, SS
Table 13. DMA External Request and Grant Timing Parameters
Parameter
Description
3.0 V
1.8 V
Unit
WCS
BCS
WCS
BCS
tmin_assert
Minimum assertion time of External Grant
signal
8 hclk + 8.6
8 hclk + 2.74
8 hclk + 7.17
8 hclk + 3.25
ns
tmax_req_assert Maximum External request assertion time
after assertion of Grant signal
9 hclk - 20.66
9 hclk - 6.7
9 hclk - 17.96
9 hclk - 8.16
ns
tmax_read
Maximum External request assertion time
after first read completion
8 hclk - 6.21
8 hclk - 0.77
8 hclk - 5.84
8 hclk - 0.66
ns
tmax_write
Maximum External request assertion time
after completion of first write
3 hclk - 15.87
3 hclk - 8.83
3 hclk - 15.9
3 hclk - 9.12
ns
Ext_DMAReq
Ext_DMAGrant
tmin_assert
Ext_DMAReq
Data read from
External device
Data written to
External device
Ext_DMAGrant
tmax_write
tmax_read
tmax_req_assert
NOTE: Assuming in worst case the data is read/written from/to External device as per the above waveform.
Because
of
an
order
from
the
United
States
International
Trade
Commission,
BGA-packaged
product
lines
and
part
numbers
indicated
here
currently
are
not
available
from
Freescale
for
import
or
sale
in
the
United
States
prior
to
September
2010:
i.MX21
Product
Family
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