參數(shù)資料
型號： MC9328MX1VM15
廠商： Freescale Semiconductor
文件頁數(shù)： 62/100頁
文件大?。?/td> 0K
描述： IC MCU I.MX 150MHZ 256-MAPBGA
標準包裝： 152
系列： i.MX1
核心處理器： ARM9
芯體尺寸： 32-位
速度： 150MHz
連通性： EBI/EMI，I²C，MMC，智能卡，SPI，SSI，UART/USART，USB
外圍設備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 110
程序存儲器類型： ROMless
電壓 - 電源 (Vcc/Vdd)： 1.7 V ~ 3.3 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 256-MAPBGA
包裝： 托盤
Functional Description and Application Information
MC9328MX1 Technical Data, Rev. 7
64
Freescale Semiconductor
Figure 38. SPI Interface Timing Diagram Using MC13180
4.8
SPI Timing Diagrams
To use the internal transmit (TX) and receive (RX) data FIFOs when the SPI 1 module is configured as a
master, two control signals are used for data transfer rate control: the SS signal (output) and the SPI_RDY
signal (input). The SPI1 Sample Period Control Register (PERIODREG1) and the SPI2 Sample Period
Control Register (PERIODREG2) can also be programmed to a fixed data transfer rate for either SPI 1 or
SPI 2. When the SPI 1 module is configured as a slave, the user can configure the SPI1 Control Register
(CONTROLREG1) to match the external SPI master’s timing. In this configuration, SS becomes an input
signal, and is used to latch data into or load data out to the internal data shift registers, as well as to
increment the data FIFO. Figure 39 through Figure 43 show the timing relationship of the master SPI using
different triggering mechanisms.
Table 23. SPI Interface Timing Parameter Table Using MC13180
Ref No.
Parameter
Minimum
Maximum
Unit
1
SPI_EN setup time relative to rising edge of SPI_CLK
15
–
ns
2
Transmit data delay time relative to rising edge of SPI_CLK
0
15
ns
3
Transmit data hold time relative to rising edge of SPI_EN
0
15
ns
4
SPI_CLK rise time
0
25
ns
5
SPI_CLK fall time
0
25
ns
6
SPI_EN hold time relative to falling edge of SPI_CLK
15
–
ns
7
Receive data setup time relative to falling edge of SPI_CLK1
1 The SPI_CLK clock frequency and duty cycle, setup and hold times of receive data can be set by programming
SPI_Control (0x00216138) register together with system clock.
15
–
ns
8
Receive data hold time relative to falling edge of SPI_CLK1
15
–
ns
9
SPI_CLK frequency, 50% duty cycle required1
–20
MHz
SPI_EN (BT11)
SPI_DATA_OUT (BT12)
SPI CLK (BT13)
SPI_DATA_IN (BT4)
1
7
4
5
8
2
3
6
9
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