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參數(shù)資料
| 型號： | MC908SR12MFAER |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 289/404頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 12K FLASH 4/8MHZ 48-LQFP |
| 標準包裝： | 1 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | I²C，SCI |
| 外圍設備： | LVD，POR，PWM，溫度傳感器 |
| 輸入/輸出數(shù)： | 31 |
| 程序存儲器容量： | 12KB（12K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數(shù)據(jù)轉換器： | A/D 14x10b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 48-LQFP |
| 包裝： | 剪切帶 (CT) |
| 其它名稱： | MC908SR12MFAERCT |
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Low-Voltage Inhibit (LVI)
Functional Description
MC68HC908SR12MC68HC08SR12 — Rev. 5.0
Data Sheet
Freescale Semiconductor
Low-Voltage Inhibit (LVI)
359
NOTE:
After a power-on reset (POR) the LVI’s default mode of operation is 3V.
If a 5V system is used, the user must set the LVI5OR3 bit to raise the
trip point to 5V operation. Note that this must be done after every power-
on reset since the default will revert back to 3V mode after each power-
on reset. If the VDD supply is below the 5V mode trip voltage but above
the 3V mode trip voltage when POR is released, the MCU will operate
because VTRIPF defaults to 3V mode after a POR. So, in a 5V system
care must be taken to ensure that VDD is above the 5V mode trip voltage
after POR is released.
NOTE:
If the user requires 5V mode and sets the LVI5OR3 bit after a power-on
reset while the VDD supply is not above the VTRIPF for 5V mode, the
MCU will immediately go into reset. The LVI in this case will hold the
MCU in reset until either VDD goes above the rising 5V trip point, VTRIPR,
which will release reset or VDD decreases to approximately 0V which will
re-trigger the power-on reset and reset the trip point to 3V operation.
LVISTOP, LVIPWRD, LVI5OR3, and LVIRSTD are in the configuration
register 1 (CONFIG1). See Section 5. Configuration and Mask Option
Registers (CONFIG & MOR) for details of the LVI’s configuration bits.
Once an LVI reset occurs, the MCU remains in reset until VDD rises
above a voltage, VTRIPR, which causes the MCU to exit reset. See
9.4.2.5 Low-Voltage Inhibit (LVI) Reset for details of the interaction
between the SIM and the LVI. The output of the comparator controls the
state of the LVIOUT flag in the LVI status register (LVISR).
An LVI reset also drives the RST pin low to provide low-voltage
protection to external peripheral devices.
22.4.1 Polled LVI Operation
In applications that can operate at VDD levels below the VTRIPF level,
software can monitor VDD by polling the LVIOUT bit. In the configuration
register 1 (CONFIG1), the LVIPWRD bit must be at logic 0 to enable the
LVI module, and the LVIRSTD bit must be at logic 1 to disable LVI
resets.
相關PDF資料 |
PDF描述 |
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