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參數(shù)資料
| 型號： | MC908EY16VFAR2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 121/278頁 |
| 文件大小： | 0K |
| 描述： | MCU 8BIT 16K FLASH 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | LIN，SCI，SPI |
| 外圍設(shè)備： | POR，PWM |
| 輸入/輸出數(shù)： | 24 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 帶卷 (TR) |
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I/O Registers
MC68HC908EY16 MC68HC908EY8 Data Sheet, Rev. 10
Freescale Semiconductor
207
17.8.5 TIMA Channel Registers
These read/write registers contain the captured TIMA counter value of the input capture function or the
output compare value of the output compare function. The state of the TIMA channel registers after reset
is unknown.
In input capture mode (MSxB–MSxA = 0:0), reading the high byte of the TIMA channel x registers
(TACHxH) inhibits input captures until the low byte (TACHxL) is read.
In output compare mode (MSxB–MSxA
≠ 0:0), writing to the high byte of the TIMA channel x registers
(TACHxH) inhibits output compares and the CHxF bit until the low byte (TACHxL) is written.
Register Name and Address
TACH0H — $0026
Bit 7
654321
Bit 0
Read:
BIT 15
BIT 14
BIT 13
BIT 12
BIT 11
BIT 10
BIT 9
BIT 8
Write:
Reset:
Indeterminate after reset
Register Name and Address
TACH0L — $0027
Bit 7
654321
Bit 0
Read:
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Write:
Reset:
Indeterminate after reset
Register Name and Address
TACH1H — $0029
Bit 7
654321
Bit 0
Read:
BIT 15
BIT 14
BIT 13
BIT 12
BIT 11
BIT 10
BIT 9
BIT 8
Write:
Reset:
Indeterminate after reset
Register Name and Address
TACH1L — $002A
Bit 7
654321
Bit 0
Read:
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Write:
Reset:
Indeterminate after reset
Figure 17-9. TIMA Channel Registers (TACH0H/L–TACH1H/L)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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