參數(shù)資料
型號(hào)： MC908AP32ACBE
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 302/316頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32K FLASH 8MHZ 42-SDIP
標(biāo)準(zhǔn)包裝： 13
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8MHz
連通性： I²C，IRSCI，SCI，SPI
外圍設(shè)備： LED，LVD，POR，PWM
輸入/輸出數(shù)： 30
程序存儲(chǔ)器容量： 32KB（32K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 42-SDIP（0.600"，15.24mm）
包裝： 管件
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Clock Generator Module (CGM)
MC68HC908AP A-Family Data Sheet, Rev. 3
86
Freescale Semiconductor
6.3.7 Special Programming Exceptions
The programming method described in 6.3.6 Programming the PLL does not account for three possible
exceptions. A value of 0 for R, N, or L is meaningless when used in the equations given. To account for
these exceptions:
A 0 value for R or N is interpreted exactly the same as a value of 1.
A 0 value for L disables the PLL and prevents its selection as the source for the base clock.
6.3.8 Base Clock Selector Circuit
This circuit is used to select either the oscillator clock, CGMXCLK, or the divided VCO clock, CGMPCLK,
as the source of the base clock, CGMOUT. The two input clocks go through a transition control circuit that
waits up to three CGMXCLK cycles and three CGMPCLK cycles to change from one clock source to the
other. During this time, CGMOUT is held in stasis. The output of the transition control circuit is then
divided by two to correct the duty cycle. Therefore, the bus clock frequency, which is one-half of the base
clock frequency, is one-fourth the frequency of the selected clock (CGMXCLK or CGMPCLK).
The BCS bit in the PLL control register (PCTL) selects which clock drives CGMOUT. The divided VCO
clock cannot be selected as the base clock source if the PLL is not turned on. The PLL cannot be turned
off if the divided VCO clock is selected. The PLL cannot be turned on or off simultaneously with the
selection or deselection of the divided VCO clock. The divided VCO clock also cannot be selected as the
base clock source if the factor L is programmed to a 0. This value would set up a condition inconsistent
with the operation of the PLL, so that the PLL would be disabled and the oscillator clock would be forced
as the source of the base clock.
6.3.9 CGM External Connections
In its typical configuration, the CGM requires up to four external components.
Figure 6-3 shows the external components for the PLL:
Bypass capacitor, CBYP
Filter network
Table 6-1. Numeric Examples
CGMVCLK
CGMPCLK
fBUS
fRCLK
RN
P
E
L
32 MHz
8.0 MHz
2 MHz
1
10
0
2
40
16 MHz
4.0 MHz
2 MHz
1
8
0
1
40
32 MHz
8.0 MHz
4 MHz
1
8
0
2
40
16 MHz
4.0 MHz
4 MHz
1
4
0
1
40
32 MHz
8.0 MHz
8 MHz
1
4
0
2
40
16 MHz
4.0 MHz
8 MHz
1
2
0
1
40
29.4912 MHz
7.3728 MHz
4.9152 MHz
1
6
0
2
3C
19.6608 MHz
4.9152 MHz
1
4
0
2
27
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PDF描述
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