參數(shù)資料
型號： MC74HC175ADR2
廠商： ON SEMICONDUCTOR
元件分類： 通用總線功能
英文描述： Quad D Flip-Flop with Common Clock and Reset
中文描述： HC/UH SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO16
封裝： SOIC-16
文件頁數(shù)： 3/8頁
文件大?。?/td> 191K
代理商： MC74HC175ADR2
MC74HC175A
http://onsemi.com
3
DC ELECTRICAL CHARACTERISTICS
(Voltages Referenced to GND)
Unit
125 C
0.1
0.1
V
Test Conditions
Parameter
Symbol
0.1
85 C
25 C
6.0
|Iout|
20
μ
A
Current
Maximum Low–Level Output
Vin = VIH or VIL
2.0
0.1
0.1
0.1
V
|Iout|
4.5
0.26
0.33
0.40
0.40
Vin = VCC or GND
±
±
A
Current (per Package)
Iout = 0
μ
A
AC ELECTRICAL CHARACTERISTICS
(CL = 50 pF, Input tr = tf = 6 ns)
NOTES:
1. For propagation delays with loads other than 50 pF, see Chapter 2 of the Motorola High–Speed CMOS Data Book (DL129/D).
2. Information on typical parametric values can be found in Chapter 2 of the Motorola High–Speed CMOS Data Book (DL129/D).
Symbol
Cin
Maximum Input Capacitance
Parameter
6.0
4.5
6.0
V
35
22
19
25 C
125 C
24
27
24
pF
Maximum Propagation Delay, Clock to Q or Q
(Figures 1 and 4)
Maximum Clock Frequency (50% Duty Cycle)
(Figures 1 and 4)
2.0
6
28
190
28
34
30
4.8
4
ns
MHz
Maximum Propagation Delay, Reset to Q or Q
(Figures 2 and 4)
2.0
6.0
150
22
225
33
ns
4.5
6.0
15
13
2.0
19
16
125
22
19
155
190
tTLH,
—
(Figures 1 and 4)
10
2.0
10
75
10
95
110
Typical @ 25
°
C, VCC = 5.0 V
35
CPD
Power Dissipation Capacitance (Per Flip–Flop)*
* Used to determine the no–load dynamic power consumption: PD = CPD VCC2f + ICC VCC. For load considerations, see Chapter 2 of the
Motorola High–Speed CMOS Data Book (DL129/D).
pF
相關(guān)PDF資料
PDF描述
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MC74HC175AN Quad D Flip-Flop with Common Clock and Reset
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參數(shù)描述
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