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參數資料
| 型號： | MC68HC908MR16CFU |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 255/282頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8MHZ 16K FLASH 64-QFP |
| 標準包裝： | 84 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | SCI，SPI |
| 外圍設備： | LVD，POR，PWM |
| 輸入/輸出數： | 44 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 768 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數據轉換器： | A/D 10x10b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-QFP |
| 包裝： | 托盤 |
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Configuration Register (CONFIG)
MC68HC908MR32 MC68HC908MR16 Data Sheet, Rev. 6.1
74
Freescale Semiconductor
5.3 Configuration Register
EDGE — Edge-Align Enable Bit
EDGE determines if the motor control PWM will operate in edge-aligned mode or center-aligned mode.
1 = Edge-aligned mode enabled
0 = Center-aligned mode enabled
BOTNEG — Bottom-Side PWM Polarity Bit
BOTNEG determines if the bottom-side PWMs will have positive or negative polarity. See Chapter 12
1 = Negative polarity
0 = Positive polarity
TOPNEG — Top-Side PWM Polarity Bit
TOPNEG determines if the top-side PWMs will have positive or negative polarity. See Chapter 12
1 = Negative polarity
0 = Positive polarity
INDEP — Independent Mode Enable Bit
INDEP determines if the motor control PWMs will be six independent PWMs or three complementary
1 = Six independent PWMs
0 = Three complementary PWM pairs
LVIRST — LVI Reset Enable Bit
LVIRST enables the reset signal from the LVI module. See
1 = LVI module resets enabled
0 = LVI module resets disabled
LVIPWR — LVI Power Enable Bit
LVIPWR enables the LVI module. Chapter 9 Low-Voltage Inhibit (LVI)
1 = LVI module power enabled
0 = LVI module power disabled
STOPE — Stop Enable Bit
Writing a 0 or a 1 to bit 1 has no effect on MCU operation. Bit 1 operates the same as the other bits
within this write-once register operate.
1 = STOP mode enabled
0 = STOP mode disabled
COPD — COP Disable Bit
COPD disables the COP module. See Chapter 6 Computer Operating Properly (COP).
1 = COP module disabled
0 = COP module enabled
Address:
$001F
Bit 7
654321
Bit 0
Read:
EDGE
BOTNEG
TOPNEG
INDEP
LVIRST
LVIPWR
STOPE
COPD
Write:
Reset:
00001100
Figure 5-1. Configuration Register (CONFIG)
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