1. All timing is shown with respect to 20% VDD
參數(shù)資料
型號(hào): MC68HC711D3CFNE2
廠商: Freescale Semiconductor
文件頁數(shù): 19/124頁
文件大小: 0K
描述: IC MCU 8BIT 3MHZ 44-PLCC
標(biāo)準(zhǔn)包裝: 26
系列: HC11
核心處理器: HC11
芯體尺寸: 8-位
速度: 2MHz
連通性: SCI,SPI
外圍設(shè)備: POR,WDT
輸入/輸出數(shù): 26
程序存儲(chǔ)器容量: 4KB(4K x 8)
程序存儲(chǔ)器類型: OTP
RAM 容量: 192 x 8
電壓 - 電源 (Vcc/Vdd): 4.5 V ~ 5.5 V
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 44-LCC(J 形引線)
包裝: 管件
ELECTRICAL CHARACTERISTICS
TECHNICAL DATA
A-11
NOTES:
1. All timing is shown with respect to 20% VDD and 70% VDD, unless otherwise noted.
2. Signal production depends on software.
3. Assumes 100 pF load on all SPI pins.
Table A-7 Serial Peripheral Interface Timing
Num
Characteristic
Symbol
2.0 MHz
3.0 MHz
Unit
Min
Max
Min
Max
Operating Frequency
Master
Slave
fop(m)
fop(s)
dc
0.5
2.0
dc
0.5
3.0
fop
MHz
1
Cycle Time
Master
Slave
tcyc(m)
tcyc(s)
2.0
500
2.0
333
tcyc
ns
2
Enable Lead Time
Master (Note 2)
Slave
tlead(m)
tlead(s)
250
240
ns
3
Enable Lag Time
Master (Note 2)
Slave
tlag(m)
tlag(s)
250
240
ns
4
Clock (SCK) High Time
Master
Slave
tw(SCKH)m
tw(SCKH)s
340
190
340
190
ns
5
Clock (SCK) Low Time
Master
Slave
tw(SCKL)m
tw(SCKL)s
340
190
340
190
ns
6
Data Setup Time (Inputs)
Master
Slave
tsu(m)
tsu(s)
100
100
ns
7
Data Hold Time (Inputs)
Master
Slave
th(m)
th(s)
100
100
ns
8
Access Time
(Time to Data Active from High-Imp. State)
Slave
ta
0
120
0
120
ns
9
Disable Time
(Hold Time to High-Impedance State)
Slave
tdis
240
167
ns
10
Data Valid (After Enable Edge) (Note 3)
tv(s)
240
167
ns
11
Data Hold Time (Outputs) (After Enable Edge)
tho
0—
ns
12
Rise Time (20% VDD to 70% VDD, CL = 200 pF)
SPI Outputs (SCK, MOSI, and MISO)
SPI Inputs (SCK, MOSI, MISO, and SS)
trm
trs
100
2.0
100
2.0
ns
s
13
Fall Time (70% VDD to 20% VDD, CL = 200 pF)
SPI Outputs (SCK, MOSI, and MISO)
SPI Inputs (SCK, MOSI, MISO, and SS)
tfm
tfs
100
2.0
100
2.0
ns
s
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述
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