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參數(shù)資料
| 型號(hào)： | MC68HC11E9BCFU2 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | QFP-64 |
| 文件頁(yè)數(shù)： | 74/242頁(yè) |
| 文件大?。?/td> | 1672K |
| 代理商： | MC68HC11E9BCFU2 |
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MC68L11E9/E20 Peripheral Port Timing
M68HC11E Family Data Sheet, Rev. 5.1
Freescale Semiconductor
165
Figure 10-12. Port C Output Handshake Timing Diagram
Figure 10-13. 3-State Variation of Output Handshake Timing Diagram
(STRA Enables Output Buffer)
PORT C OUTPUT HNDSHK TIM
tPWD
E
PREVIOUS PORT DATA
NEW DATA VALID
STRB (OUT)
PORT C (OUT)
WRITE PORTCL
1
"READY"
STRA (IN)
NOTES:
1. After reading PIOC with STAF set
2. Figure shows rising edge STRA (EGA = 1) and high true STRB (INVB = 1).
tDEB
tAES
E
PORT C (OUT)
STRB (IN)
STRA (IN)
Notes:
1. After reading PIOC with STAF set
2. Figure shows rising edge STRA (EGA = 1) and high true STRB (INVB = 1).
“READY”
WRITE PORTCL(1)
tDEB
tAES
tPWD
tDEB
PREVIOUS PORT DATA
NEW DATA VALID
E
tDEB
PORT C (OUT)
(DDR = 1)
READ PORTCL
1
STRB (OUT)
tPWD
"READY"
NOTES:
1. After reading PIOC with STAF set
2. Figure shows rising edge STRA (EGA = 1) and high true STRB (INVB = 1).
tAES
OLD DATA
NEW DATA VALID
PORT C (OUT)
(DDR = 0)
STRA (IN)
a) STRA ACTIVE BEFORE PORTCL WRITE
NEW DATA VALID
PORT C (OUT)
(DDR = 0)
STRA (IN)
b) STRA ACTIVE AFTER PORTCL WRITE
tDEB
tPCZ
tPCH
tPCZ
tPCH
tPCD
E
PORT C (OUT)
DDR = 1
STRB (OUT)
STRA (IN)
PORT C (OUT)
DDR = 0
STRA (IN)
PORT C (OUT)
DDR = 0
a) STRA ACTIVE BEFORE PORTCL WRITE
b) STRA ACTIVE AFTER PORTCL WRITE
READ PORTCL(1)
tPWD
tDEB
“READY”
tAES
tPCD
tPCH
tPCZ
tPCH
tPCZ
OLD DATA
NEW DATA VALID
Notes:
1. After reading PIOC with STAF set
2. Figure shows rising edge STRA (EGA = 1) and high true STRB (INVB = 1).
tPCH
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