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參數資料
| 型號： | MC68HC08QY2MDW |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO16 |
| 封裝： | 1.27 MM PITCH, PLASTIC, MS-013AA, SOIC-16 |
| 文件頁數： | 43/178頁 |
| 文件大?。?/td> | 2311K |
| 代理商： | MC68HC08QY2MDW |
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Break Module (BRK)
MC68HC08QY/QT Family Data Sheet, Rev. 1
Freescale Semiconductor
137
15.2.2.3 Break Auxiliary Register
The break auxiliary register (BRKAR) contains a bit that enables software to disable the COP while the
MCU is in a state of break interrupt with monitor mode.
BDCOP — Break Disable COP Bit
This read/write bit disables the COP during a break interrupt. Reset clears the BDCOP bit.
1 = COP disabled during break interrupt
0 = COP enabled during break interrupt
15.2.2.4 Break Status Register
The break status register (BSR) contains a flag to indicate that a break caused an exit from wait mode.
This register is only used in emulation mode.
SBSW — SIM Break Stop/Wait
SBSW can be read within the break state SWI routine. The user can modify the return address on the
stack by subtracting one from it.
1 = Wait mode was exited by break interrupt
0 = Wait mode was not exited by break interrupt
15.2.2.5 Break Flag Control Register
The break control register (BFCR) contains a bit that enables software to clear status bits while the MCU
is in a break state.
Bit 7
654321
Bit 0
Read:
0000000
BDCOP
Write:
Reset:
00000000
= Unimplemented
Figure 15-6. Break Auxiliary Register (BRKAR)
Bit 7
654321
Bit 0
Read:
RRRRRR
SBSW
R
Write:
Note(1)
Reset:
0
R
= Reserved
1. Writing a 0 clears SBSW.
Figure 15-7. Break Status Register (BSR)
Bit 7
654321
Bit 0
Read:
BCFE
RRRRRRR
Write:
Reset:
0
R
= Reserved
Figure 15-8. Break Flag Control Register (BFCR)
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