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參數(shù)資料
| 型號： | MC68HC08AZ60AMFU |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8.4 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | QFP-64 |
| 文件頁數(shù)： | 389/480頁 |
| 文件大?。?/td> | 4540K |
| 代理商： | MC68HC08AZ60AMFU |
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Electrical Specifications
MC68HC08AZ60A — Rev 2.1
Technical Data
Freescale Semiconductor
Electrical Specifications
449
25.6 Control Timing
Monitor Mode Entry Voltage on IRQ
(see Note 10)
VHI
VDD + 3.0
VDD + 4.5
V
1.VDD = 5.0 Vdc ± 0.5v, VSS = 0 Vdc, TA = –40 °C to TA (MAX), unless otherwise noted.
2.Run (Operating) IDD measured using external square wave clock source (fBUS = 8.4 MHz). All inputs 0.2 V from rail.
No dc loads. Less than 100 pF on all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capaci-
tance linearly affects run IDD. Measured with all modules enabled.
3.Wait IDD measured using external square wave clock source (fBUS = 8.4 MHz). All inputs 0.2 Vdc from rail. No dc
loads. Less than 100 pF on all outputs, CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance
linearly affects wait IDD. Measured with all modules enabled.
4.Stop IDD measured with OSC1 = VSS.
5.Maximum is highest voltage that POR is guaranteed.
6.Maximum is highest voltage that POR is possible.
7.If minimum VDD is not reached before the internal POR reset is released, RST must be driven low externally until
minimum VDD is reached.
9.Although IDD is proportional to bus frequency, a current of several mA is present even at very low frequencies.
10.See monitor mode description within Computer Operating Properly (COP) on page 189. VHI applied to IRQ or RST.
Characteristic
Symbol
Min
Max
Unit
Bus Operating Frequency (4.5–5.5 V — VDD Only)
fBUS
—8.4
MHz
Internal Clock Period (1/fBUS)
tcyc
119
—
ns
RESET Pulse Width Low
tRL
1.5
—
tcyc
IRQ Interrupt Pulse Width Low (Edge-Triggered)
tILHI
1.5
—
tcyc
IRQ Interrupt Pulse Period
tILIL
Note 3
—
tcyc
16-Bit Timer
Input Capture Pulse Width (see Note 2)
Input Capture Period
Input Clock Pulse Width
tTH, tTL
tTLTL
tTCH, tTCL
2
Note 3
(1/fOP) + 5
—
tcyc
ns
MSCAN Wake-up Filter Pulse Width (see Note 4)
tWUP
25
s
1.VDD = 5.0 Vdc ± 0.5v, VSS = 0 Vdc, TA = –40 °C to TA (MAX), unless otherwise noted.
2.Refer to Table 18-2 and Table 23-2 and supporting notes.
3.The minimum period tTLTL or tILIL should not be less than the number of cycles it takes to execute the capture interrupt
service routine plus tcyc.
4. The minimum pulse width to wake up the MSCAN module is guaranteed by design but not tested.
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