List of Figures
MC68HC08AZ32A — Rev 1.0
Technical Data
MOTOROLA
List of Figures
19
15-7
15-8
15-9
15-10 Fast Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .204
15-11 SCI Control Register 1 (SCC1). . . . . . . . . . . . . . . . . . . . . . . .210
15-12 SCI Control Register 2 (SCC2). . . . . . . . . . . . . . . . . . . . . . . .213
15-13 SCI Control Register 3 (SCC3). . . . . . . . . . . . . . . . . . . . . . . .215
15-14 SCI Status Register 1 (SCS1) . . . . . . . . . . . . . . . . . . . . . . . .217
15-15 Flag Clearing Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . .219
15-16 SCI Status Register 2 (SCS2) . . . . . . . . . . . . . . . . . . . . . . . .221
15-17 SCI Data Register (SCDR). . . . . . . . . . . . . . . . . . . . . . . . . . .222
15-18 SCI Baud Rate Register (SCBR) . . . . . . . . . . . . . . . . . . . . . .223
16-1
SPI I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . .230
16-2
SPI Module Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . .231
16-3
Full-duplex Master-Slave Connections. . . . . . . . . . . . . . . . . .233
16-4
Transmission Format (CPHA = ‘0’). . . . . . . . . . . . . . . . . . . . .236
16-5
Transmission Format (CPHA = ‘1’). . . . . . . . . . . . . . . . . . . . .237
16-6
Transmission Start Delay (Master). . . . . . . . . . . . . . . . . . . . .238
16-7
Missed Read of Overflow Condition . . . . . . . . . . . . . . . . . . . .240
16-8
Clearing SPRF When OVRF Interrupt is Not Enabled . . . . . .241
16-9
SPI Interrupt Request Generation . . . . . . . . . . . . . . . . . . . . .244
16-10 SPRF/SPTE CPU Interrupt Timing. . . . . . . . . . . . . . . . . . . . .245
16-11 CPHA/SS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .250
16-12 SPI Control Register (SPCR) . . . . . . . . . . . . . . . . . . . . . . . . .252
16-13 SPI Status and Control Register (SPSCR). . . . . . . . . . . . . . .255
16-14 SPI Data Register (SPDR) . . . . . . . . . . . . . . . . . . . . . . . . . . .258
17-1
TIMB Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .261
17-2
TIMB I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . .261
17-3
PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . . . .266
17-4
TIMB Status and Control Register (TBSC). . . . . . . . . . . . . . .273
17-5
TIMB Counter Registers (TBCNTH and TBCNTL). . . . . . . . .275
17-6
TIMB Counter Modulo Registers (TBMODH and TBMODL) .276
17-7
TIMB Channel Status and Control Registers (TBSC0–TBSC1)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .277
17-8
CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .281
17-9
TIMB Channel Registers (TBCH0H/L–TBCH1H/L) . . . . . . . .282
18-1
PIT Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .284
18-2
PIT I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . .285
SCI I/O Receiver Register Summary . . . . . . . . . . . . . . . . . . .199
Receiver Data Sampling. . . . . . . . . . . . . . . . . . . . . . . . . . . . .201
Slow Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .203
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