參數(shù)資料
型號(hào): MC68711E20CFNE3
廠商: Freescale Semiconductor
文件頁(yè)數(shù): 119/138頁(yè)
文件大小: 0K
描述: IC MCU 8BIT 52-PLCC
標(biāo)準(zhǔn)包裝: 23
系列: HC11
核心處理器: HC11
芯體尺寸: 8-位
速度: 3MHz
連通性: SCI,SPI
外圍設(shè)備: POR,WDT
輸入/輸出數(shù): 38
程序存儲(chǔ)器容量: 20KB(20K x 8)
程序存儲(chǔ)器類(lèi)型: OTP
EEPROM 大?。?/td> 512 x 8
RAM 容量: 768 x 8
電壓 - 電源 (Vcc/Vdd): 4.5 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器: A/D 8x8b
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 52-LCC(J 形引線)
包裝: 管件
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SPI Registers
MC68HC711D3 Data Sheet, Rev. 2.1
Freescale Semiconductor
81
A write collision error occurs if the SPDR is written while a transfer is in progress. Because the SPDR is
not double buffered in the transmit direction, writes to SPDR cause data to be written directly into the SPI
shift register. Because this write corrupts any transfer in progress, a write collision error is generated. The
transfer continues undisturbed, and the write data that caused the error is not written to the shifter.
A write collision is normally a slave error because a slave has no control over when a master initiates a
transfer. A master knows when a transfer is in progress, so there is no reason for a master to generate a
write-collision error, although the SPI logic can detect write collisions in both master and slave devices.
The SPI configuration determines the characteristics of a transfer in progress. For a master, a transfer
begins when data is written to SPDR and ends when SPIF is set. For a slave with CPHA equal to zero, a
transfer starts when SS goes low and ends when SS returns high. In this case, SPIF is set at the middle
of the eighth SCK cycle when data is transferred from the shifter to the parallel data register, but the
transfer is still in progress until SS goes high. For a slave with CPHA equal to one, transfer begins when
the SCK line goes to its active level, which is the edge at the beginning of the first SCK cycle. The transfer
ends in a slave in which CPHA equals one when SPIF is set. For a slave, after a byte transfer, SCK must
be in inactive state for at least 2 E-clock cycles before the next byte transfer begins.
7.7 SPI Registers
The three SPI registers, SPCR, SPSR, and SPDR, provide control, status, and data storage functions.
This sub-section provides a description of how these registers are organized.
7.7.1 SPI Control Register
SPIE — Serial Peripheral Interrupt Enable Bit
0 = SPI interrupt disabled
1 = SPI interrupt enabled
SPE — Serial Peripheral System Enable Bit
0 = SPI off
1 = SPI on
DWOM — Port D Wired-OR Mode Bit
DWOM affects all six port D pins.
0 = Normal CMOS outputs
1 = Open-drain outputs
MSTR — Master Mode Select Bit
0 = Slave mode
1 = Master mode
Address:
$0028
Bit 7
654321
Bit 0
Read:
SPIE
SPE
DWOM
MSTR
CPOL
CPHA
SPR1
SPR0
Write:
Reset:
000001
U
U = Unaffected
Figure 7-3. SPI Control Register (SPCR)
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PDF描述
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參數(shù)描述
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MC68711E20CFUE2 功能描述:IC MCU 8BIT 64-QFP RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - 微控制器, 系列:HC11 標(biāo)準(zhǔn)包裝:1 系列:AVR® ATmega 核心處理器:AVR 芯體尺寸:8-位 速度:16MHz 連通性:I²C,SPI,UART/USART 外圍設(shè)備:欠壓檢測(cè)/復(fù)位,POR,PWM,WDT 輸入/輸出數(shù):32 程序存儲(chǔ)器容量:32KB(16K x 16) 程序存儲(chǔ)器類(lèi)型:閃存 EEPROM 大小:1K x 8 RAM 容量:2K x 8 電壓 - 電源 (Vcc/Vdd):2.7 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 125°C 封裝/外殼:44-TQFP 包裝:剪切帶 (CT) 其它名稱(chēng):ATMEGA324P-B15AZCT
MC68711E20CFUE3 功能描述:IC MCU 8BIT 64-QFP RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - 微控制器, 系列:HC11 標(biāo)準(zhǔn)包裝:1 系列:AVR® ATmega 核心處理器:AVR 芯體尺寸:8-位 速度:16MHz 連通性:I²C,SPI,UART/USART 外圍設(shè)備:欠壓檢測(cè)/復(fù)位,POR,PWM,WDT 輸入/輸出數(shù):32 程序存儲(chǔ)器容量:32KB(16K x 16) 程序存儲(chǔ)器類(lèi)型:閃存 EEPROM 大小:1K x 8 RAM 容量:2K x 8 電壓 - 電源 (Vcc/Vdd):2.7 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 125°C 封裝/外殼:44-TQFP 包裝:剪切帶 (CT) 其它名稱(chēng):ATMEGA324P-B15AZCT
MC68711E20CFUE4 功能描述:8位微控制器 -MCU 8B 20K EPROM 768RAM RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
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