參數(shù)資料
型號(hào)： MC10E160
廠商： ON SEMICONDUCTOR
英文描述： Replaced by TPS2053B : 0.7A, 2.7-5.5V Triple (2In/3Out) Hi-Side MOSFET, Fault Report, Act-High Enable 16-SOIC 0 to 85
中文描述： 12位奇偶產(chǎn)生器/校驗(yàn)器
文件頁(yè)數(shù)： 1/4頁(yè)
文件大?。?/td> 106K
代理商： MC10E160
SEMICONDUCTOR TECHNICAL DATA
2–1
REV 2
Motorola, Inc. 1996
12/93
The MC10E/100E160 is a 12-bit parity generator/checker. The Q
output is HIGH when an odd number of inputs are HIGH. A HIGH on the
Enable input (EN) forces the Q output LOW.
The E160 also features an output register. Multiplexers direct the
register input, giving the option of holding present data by asserting
HOLD LOW, or of shifting data in through the S-IN pin by asserting SHIFT
HIGH. The output register itself is clocked by a positive edge on CLK1 or
CLK2 (or both). A HIGH on the reset pin (R) overrides to force the Y
output LOW.
Provides Odd-HIGH Parity of 12 Inputs
Shiftable Output Register with Hold
900ps Max. D to Q/Q Output
Enable
Asynchronous Register Reset
Dual Clocks
Extended 100E VEE Range of – 4.2V to – 5.46V
75k
Input Pulldown Resistors
PIN NAMES
Pin
Function
D0– D11
S-IN
EN
HOLD
SHIFT
CLK1, CLK2
R
Q, Q
Y, Y
Data Inputs
Serial Data Input
Enable, active LOW
Hold, active LOW
Shift, active HIGH
Clock Inputs
Reset Inputs
Direct Output
Register Output
12-BIT PARITY
GENERATOR/CHECKER
FN SUFFIX
PLASTIC PACKAGE
CASE 776-02
D1
D11
HOLD
S-IN
SHIFT CLK1 CLK2
EN
VCCO
D0
D2
D3
D4
LOGIC DIAGRAM
D5
D6
D7
VEE
D8
D9
D10
26
27
28
2
3
4
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
5
6
7
8
9
10
Q
Q
VCC
Y
Y
VCCO
NC
R
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
EN
HOLD
S-IN
SHIFT
CLK1
CLK2
R
D
R
Y
Y
Q
0
MUX
SEL
1
1
Pinout: 28-Lead PLCC
(Top View)
* All VCC and VCCO pins are tied together on the die.
0
MUX
SEL
1
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PDF描述
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參數(shù)描述
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