參數(shù)資料
型號(hào)： MC100ES6030DW
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 鎖存器
英文描述： 100E SERIES, TRIPLE POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO20
封裝： 1.27 MM PITCH, PLASTIC, MS-013AC, SOIC-20
文件頁(yè)數(shù)： 1/6頁(yè)
文件大?。?/td> 209K
代理商： MC100ES6030DW
Document Number: MC100ES6030
Rev 1, 09/2005
Freescale Semiconductor
Technical Data
Freescale Semiconductor, Inc., 2005. All rights reserved.
3.3 V ECL Triple D Flip-Flop
with Set and Reset
The MC100ES6030 is a triple master-slave D flip-flop with differential outputs.
When the clock input is low, data enters the master latch and transfers to the
slave during a positive transition on the clock input.
Each flip-flop has individual Reset inputs while the Set input is shared. The Set
and Reset inputs are asynchronous and override the clock inputs.
Features
1.2 GHz minimum toggle frequency
LVPECL operating range: VCC = 3.135 V to 3.8 V, VEE = 0 V
LVECL operating range: VCC = 0 V, VEE = –3.135 V to –3.8 V
20-lead SOIC package
Ambient temperature range –40
°C to +85°C
MC100ES6030
DW SUFFIX
20-LEAD SOIC PACKAGE
CASE 751D-07
Z = LOW to HIGH Transition
X = Don’t Care
ORDERING INFORMATION
Device
Package
MC100ES6030DW
SO-20
MC100ES6030DWR2
SO-20
PIN DESCRIPTION
Pin
Function
D0–D2
ECL Data Inputs
R0–R2
ECL Reset Inputs
CLK0–CLK2
ECL Clock Inputs
SO12
ECL Common Set Input
Q0–Q2,
Q0–Q2
ECL Differential Data Outputs
VCC
Positive Supply
VEE
Negative Supply
TRUTH TABLE
R
S
D
CLK
Q
L
H
L
H
L
H
L
H
X
Z
X
L
H
L
H
Undef
H
L
H
L
Undef
Figure 1. 20-Lead Pinout (Top View) and Logic Diagram
VCC
Q0
VCC
Q1
VCC
Q2
VEE
20
19
18
17
16
15
14
13
12
11
QQ
S
R
QQ
Q
S
RR
SO12
D0
CLK0
R0
D1
CLK1
R1
D2
CLK2
R2
10
9
8
7
6
5
4
3
2
1
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PDF描述
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