參數(shù)資料
型號(hào)： MC100EP446MNG
廠商： ON Semiconductor
文件頁(yè)數(shù)： 6/20頁(yè)
文件大?。?/td> 0K
描述： IC CONV PAR/SER 8BIT DIFF 32-QFN
標(biāo)準(zhǔn)包裝： 74
應(yīng)用： 數(shù)據(jù)管理
接口： 差分
電源電壓： 3 V ~ 5.5 V
封裝/外殼： 32-VFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 32-QFN（5x5）
包裝： 管件
安裝類(lèi)型： 表面貼裝
MC10EP446, MC100EP446
http://onsemi.com
14
The device also features a differential SYNC input (Pins 29 and 30), which asynchronously reset all internal flip–flops and
clock circuitry on the rising edge of SYNC. The release of SYNC is a synchronous process, which ensures that no runt serial
data bits are generated. The falling edge of the SYNC followed by a falling edge of CLK initiates the start of the conversion
process on the next rising edge of CLK (Figures 9 and 10). As shown in the figures below, the device will start to latch the
parallel input data after the a falling edge of SYNC
, followed by the falling edge CLK , on the next rising of edge of CLK
for CKSEL LOW
Figure 9. Timing Diagram 1:8 Parallel to Serial Conversion with CKSEL LOW and SYNC
CLK
SYNC
SOUT
PCLK
D0
D02
D1
D2
D3
D4
D5
D6
D7
D22
D32
D42
D52
D62
D72
D03
D13
D23
D33
D43
D53
D63
D73
D12
CKSEL
D0
1
D1
1
D2
1
D3
1
D4
1
D5
1
D6
1
D7
1
D0
2
D1
2
D2
2
D3
2
D4
2
D6
2
D01
D21
D31
D41
D51
D61
D71
D11
D5
2
D04
D14
D24
D34
D44
D54
D64
D74
12
3
4
5
6
7
Data Latched
Figure 10. Synchronous Release of SYNC for CKSEL LOW
CLK
SYNC
(Asynchronous RESET)
SYNC
(Synchronous ENABLE)
Number of Clock Cycles from Data Latch to SOUT
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PDF描述
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MC100EP451FAR2 功能描述:觸發(fā)器 3.3V/5V ECL 6-Bit RoHS:否 制造商:Texas Instruments 電路數(shù)量:2 邏輯系列:SN74 邏輯類(lèi)型:D-Type Flip-Flop 極性:Inverting, Non-Inverting 輸入類(lèi)型:CMOS 輸出類(lèi)型: 傳播延遲時(shí)間:4.4 ns 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:X2SON-8 封裝:Reel
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