(VCC = 5.0 V ±10%, AV
參數(shù)資料
型號： MB95F434KPMC-G-SNE2
廠商： Fujitsu Semiconductor America Inc
文件頁數(shù)： 35/56頁
文件大?。?/td> 0K
描述： IC MCU 8BIT 20KB FLASH 32LQFP
標(biāo)準(zhǔn)包裝： 600
系列： 8FX MB95430H
核心處理器： F²MC-8FX
芯體尺寸： 8-位
速度： 16MHz
連通性： I²C，SIO，UART/USART
外圍設(shè)備： LVD. POR，PWM，WDT
輸入/輸出數(shù)： 29
程序存儲器容量： 20KB（20K x 8）
程序存儲器類型： 閃存
RAM 容量： 496 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 17x8/10b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 32-LQFP
包裝： 托盤
其它名稱： 865-1235
MB95430H Series
40
DS07–12xxx–1E
(VCC = 5.0 V
±10%, AVSS = VSS = 0.0 V, TA = 40°C to +85°C)
(Continued)
Parameter
Sym-
bol
Pin
name
Condition
Value*2
Unit
Remarks
Min
Max
SCL clock “L”
width
tLOW
SCL
R = 1.7 k
Ω,
C = 50 pF*1
(2
+ nm/2)tMCLK 20
—
ns
Master mode
SCL clock “H”
width
tHIGH SCL
(nm/2)tMCLK
20
(nm/2)tMCLK
+ 20
ns
Master mode
START
condition hold
time
tHD;STA
SCL,
SDA
(
1 + nm/2)tMCLK 20
(
1 + nm)tMCLK + 20
ns
Master mode
Maximum value
is applied when
m, n = 1, 8.
Otherwise, the
minimum value
is applied.
STOP
condition
setup time
tSU;STO
SCL,
SDA
(1
+ nm/2)tMCLK 20
(1
+ nm/2)tMCLK + 20
ns
Master mode
START
condition
setup time
tSU;STA
SCL,
SDA
(1
+ nm/2)tMCLK 20
(1
+ nm/2)tMCLK + 20
ns
Master mode
Bus free time
between
STOP
condition and
START
condition
tBUF
SCL,
SDA
(2 nm
+ 4)tMCLK 20
—ns
Data hold
time
tHD;DAT
SCL,
SDA
3 tMCLK
20
—
ns
Master mode
Data setup
time
tSU;DAT
SCL,
SDA
(
2 + nm/2)tMCLK 20 (1 + nm/2)tMCLK + 20
ns
Master mode
When assuming
that “L” of SCL is
not extended,
the minimum
value is applied
to first bit of
continuous data.
Otherwise, the
maximum value
is applied.
Setup time
between
clearing inter-
rupt and SCL
rising
tSU;INT SCL
(nm/2)tMCLK
20
(1
+ nm/2)tMCLK + 20
ns
Minimum value
is applied to
interrupt at 9th
SCL
↓. Maximum
value is applied
to the interrupt at
the 8th SCL
↓.
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PDF描述
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