參數(shù)資料
型號: MAX6694TE9A+T
廠商: Maxim Integrated
文件頁數(shù): 3/18頁
文件大?。?/td> 196K
描述: IC TEMP MONITOR 5CH 16TQFN
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 2,500
功能: 溫度監(jiān)控系統(tǒng)(傳感器)
傳感器類型: 內(nèi)部和外部
感應(yīng)溫度: -40°C ~ 125°C,外部傳感器
精確度: ±3°C 本地(最大),±4°C 遠(yuǎn)程(最大)
拓?fù)洌?/td> ADC,緩沖器,多路復(fù)用器,寄存器庫
輸出類型: SMBus?
輸出警報:
輸出風(fēng)扇:
電源電壓: 3 V ~ 3.6 V
工作溫度: -40°C ~ 125°C
安裝類型: 表面貼裝
封裝/外殼: 16-WQFN 裸露焊盤
供應(yīng)商設(shè)備封裝: 16-TQFN-EP(5x5)
包裝: 帶卷 (TR)
5-Channel Precision Temperature Monitor
with Beta Compensation
_______________________________________________________________________________________   3
ELECTRICAL CHARACTERISTICS (continued)
(V
CC
= +3.0V to +3.6V, V
STBY
= V
CC
, T
A
= -40癈 to +125癈, unless otherwise noted. Typical values are at V
CC
= +3.3V and T
A
=
+25癈.) (Note 2)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
High level, channel 1
500
Low level, channel 1
20
High level, channels 2, 3, 4
80
100
120
Remote-Diode Source Current
I
RJ
Low level, channels 2, 3, 4
8
10
12
礎(chǔ)
Undervoltage-Lockout Threshold
UVLO
Falling edge of V
CC
disables ADC
2.30
2.80
2.95
V
Undervoltage-Lockout Hysteresis
90
mV
Power-On-Reset (POR) Threshold
V
CC
 falling edge
1.2
2.0
2.25
V
POR Threshold Hysteresis
90
mV
ALERT, OVERT
I
SINK
 = 1mA
0.3
Output Low Voltage
V
OL
I
SINK
 = 6mA
0.5
V
Output Leakage Current
1
礎(chǔ)
SMBus INTERFACE (SMBCLK, SMBDATA), STBY
Logic Input Low Voltage
V
IL
0.8
V
Logic Input High Voltage
V
IH
V
CC
 = 3.0V
2.2
V
Input Leakage Current
-1
+1
礎(chǔ)
Output Low Voltage
V
OL
I
SINK
 = 6mA
0.3
V
Input Capacitance
C
IN
5
pF
SMBus-COMPATIBLE TIMING (Figures 3 and 4) (Note 4)
Serial-Clock Frequency
f
SMBCLK
(Note 5)
400
kHz
f
SMBCLK
 = 100kHz
4.7
Bus Free Time Between STOP
and START Condition
t
BUF
f
SMBCLK
 = 400kHz
1.6
f
SMBCLK
 = 100kHz
4.7
START Condition Setup Time
f
SMBCLK
 = 400kHz
0.6
90% of SMBCLK to 90% of SMBDATA,
f
SMBCLK
 = 100kHz
0.6
Repeat START Condition Setup
Time
t
SU:STA
90% of SMBCLK to 90% of SMBDATA,
f
SMBCLK
 = 400kHz
0.6
START Condition Hold Time
t
HD:STA
10% of SMBDATA to 90% of SMBCLK
0.6
90% of SMBCLK to 90% of SMBDATA,
f
SMBCLK
 = 100kHz
4
STOP Condition Setup Time
t
SU:STO
90% of SMBCLK to 90% of SMBDATA,
f
SMBCLK
 = 400kHz
0.6
10% to 10%, f
SMBCLK
 = 100kHz
1.3
Clock Low Period
t
LOW
10% to 10%, f
SMBCLK
 = 400kHz
1.3
Clock High Period
t
HIGH
90% to 90%
0.6
f
SMBCLK
 = 100kHz
300
Data Hold Time
t
HD:DAT
f
SMBCLK
 = 400kHz (Note 6)
900
ns
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