參數(shù)資料
型號(hào)： MAX5306EUE+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 10/15頁(yè)
文件大?。?/td> 0K
描述： IC DAC 12BIT OCT LP SER 16-TSSOP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 96
設(shè)置時(shí)間： 5µs
位數(shù)： 12
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 8
電壓電源： 單電源
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 管件
輸出數(shù)目和類型： 8 電壓，單極；8 電壓，雙極
采樣率（每秒）： *
產(chǎn)品目錄頁(yè)面： 1397 (CN2011-ZH PDF)
MAX5306/MAX5307
Low-Power, Low-Glitch, Octal 12-Bit Voltage-
Output DACs with Serial Interface
4
_______________________________________________________________________________________
ELECTRICAL CHARACTERISTICS (continued)
(VDD = +2.7V to +5.5V, GND = 0, VREF = VDD, CL = 200pF, RL = 2k
Ω, TA = TMIN to TMAX, unless otherwise noted. Typical values are
at VDD = +5V, TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
TIMING CHARACTERISTICS
Serial Clock Frequency
fSCLK
0
15
MHz
SCLK Pulse Width High
tCH
33
ns
SCLK Pulse Width Low
tCL
33
ns
CS Fall to SCLK Fall Setup Time
tCSS
16
ns
SCLK Fall to CS Rise Setup Time
tCSH
20
ns
LDAC Pulse Width Low
tLDACPWL
20
ns
CLR Pulse Width Low
tCLRPWL
MAX5307 only
20
ns
DIN to SCLK Fall Setup Time
tDS
16
ns
DIN to SCLK Fall Hold Time
tDH
10
ns
CS Pulse Width High
tCSPWH
20
ns
SCLK Rise to DOUT Fall
tSDL
Load capacitance = 20pF
50
ns
SCLK Rise to DOUT Rise
tSDH
Load capacitance = 20pF
50
ns
Note 1: Static accuracy tested without load.
Note 2: Linearity is tested within codes 73hex to F8Dhex.
Note 3: Gain and offset tested within codes 73hex to F8Dhex.
Note 4: Static accuracy specifications valid for VREF = 1.2V to VDD.
Note 5: Current scales linearly between these two extremes of VREF.
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PDF描述
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參數(shù)描述
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