參數資料
型號： MAX1293AEEG
廠商： MAXIM INTEGRATED PRODUCTS INC
元件分類： ADC
英文描述： 250ksps, +3V, 8-/4-Channel, 12-Bit ADCs with +2.5V Reference and Parallel Interface
中文描述： 4-CH 12-BIT SUCCESSIVE APPROXIMATION ADC, PARALLEL ACCESS, PDSO24
封裝： 0.150 INCH, QSOP-24
文件頁數： 4/20頁
文件大小： 224K
代理商： MAX1293AEEG
M
250ksps, +3V, 8-/4-Channel, 12-Bit ADCs
with +2.5V Reference and Parallel Interface
4
_______________________________________________________________________________________
TIMING CHARACTERISTICS
(V
DD
= V
LOGIC
= +2.7V to +3.6V, COM = GND, REFADJ = V
DD
, V
REF
= +2.5V, 4.7μF capacitor at REF pin, f
CLK
= 4.8MHz (50% duty
cycle); T
A
= T
MIN
to T
MAX
, unless otherwise noted. Typical values are at T
A
= +25°C.)
CONDITIONS
UNITS
MIN
TYP
MAX
SYMBOL
PARAMETER
Shutdown mode
Standby mode
Operating mode,
f
SAMPLE
= 250ksps
μA
2
10
150
10
±0.7
0.9
0.5
1.2
0.8
mA
2.3
1.9
2.6
2.3
V
2.7
3.6
V
DD
Analog Supply Voltage
ELECTRICAL CHARACTERISTICS (continued)
(V
DD
= V
LOGIC
= +2.7V to +3.6V, COM = GND, REFADJ = V
DD
, V
REF
= +2.5V, 4.7μF capacitor at REF pin, f
CLK
= 4.8MHz (50% duty
cycle); T
A
= T
MIN
to T
MAX
unless otherwise noted. Typical values are at T
A
= +25°C.)
V
LOGIC
Current
I
LOGIC
C
L
= 20pF
μA
Power-Supply Rejection
PSR
V
DD
= 3V ±10%, full-scale input
±0.4
mV
f
SAMPLE
= 250ksps
Not converting
V
1.8
V
DD
+
0.3
V
LOGIC
Digital Supply Voltage
WR
to CLK Fall Setup Time
CLK Fall to
WR
Hold Time
t
CWS
t
CWH
40
40
ns
ns
ns
ns
ns
ns
CLK Pulse Width High
CLK Pulse Width Low
Data Valid to
WR
Rise Time
WR
Rise to Data Valid Hold Time
ns
CLK Period
t
CH
t
CL
t
DS
t
DH
40
40
40
0
t
CP
208
CS
to CLK or
WR
Setup Time
t
CSWS
60
ns
CLK or
WR
to
CS
Hold Time
t
CSWH
0
ns
CS
Pulse Width
WR
Pulse Width (Note 8)
CS
Rise to Output Disable
t
CS
t
WR
t
TC
100
60
20
ns
ns
ns
100
C
LOAD
= 20pF, Figure 1
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
CONDITIONS
POWER REQUIREMENTS
Internal reference
External reference
Internal reference
External reference
I
DD
Positive Supply Current
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