參數(shù)資料
型號： MAX1292ACEG
廠商： MAXIM INTEGRATED PRODUCTS INC
元件分類： ADC
英文描述： 400ksps, +5V, 8-/4-Channel, 12-Bit ADCs with +2.5V Reference and Parallel Interface
中文描述： 4-CH 12-BIT SUCCESSIVE APPROXIMATION ADC, PARALLEL ACCESS, PDSO24
封裝： 0.150 INCH, QSOP-28
文件頁數(shù)： 4/20頁
文件大小： 382K
代理商： MAX1292ACEG
Operating mode,
Shutdown mode
M
400ksps, +5V, 8-/4-Channel, 12-Bit ADCs
with +2.5V Reference and Parallel Interface
4
_______________________________________________________________________________________
TIMING CHARACTERISTICS
(V
DD
= V
LOGIC
= +5V ±10%, COM = GND, REFADJ = V
DD
, V
REF
= +2.5V, 4.7μF capacitor at REF pin, f
CLK
= 7.6MHz (50% duty
cycle), T
A
= T
MIN
to T
MAX
, unless otherwise noted. Typical values are at T
A
= +25°C.)
CONDITIONS
UNITS
MIN
TYP
MAX
SYMBOL
PARAMETER
Standby mode
Operating mode,
f
SAMPLE
= 400ksps
1.0
0.5
1.2
0.8
mA
2.5
2.9
2.9
3.4
I
DD
Positive Supply Current
V
4.5
5.5
V
DD
Analog Supply Voltage
200
10
±0.9
ELECTRICAL CHARACTERISTICS (continued)
(V
DD
= V
LOGIC
= +5V ±10%, COM = GND, REFADJ = V
DD
, V
REF
= +2.5V, 4.7μF capacitor at REF pin, f
CLK
= 7.6MHz (50% duty
cycle), T
A
= T
MIN
to T
MAX
, unless otherwise noted. Typical values are at T
A
= +25°C.)
V
LOGIC
Current
I
LOGIC
C
L
= 20pF
2
μA
Power-Supply Rejection
PSR
V
DD
= +5V ±10%, full-scale input
±0.3
mV
f
SAMPLE
= 400ksps
Nonconverting
V
2.7
V
DD
+
0.3
V
LOGIC
Digital Supply Voltage
WR
to CLK Fall Setup Time
CLK Fall to
WR
Hold Time
CS
to CLK or
WR
Setup Time
CLK or
WR
to
CS
Hold Time
CS
Pulse Width
WR
Pulse Width (Note 8)
t
CWS
t
CWH
t
CSWS
t
CSWH
t
CS
t
WR
40
40
60
0
100
60
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
CLK Pulse Width High
CLK Pulse Width Low
Data Valid to
WR
Rise Time
WR
Rise to Data Valid Hold Time
ns
CLK Period
t
CH
t
CL
t
DS
t
DH
40
40
40
0
t
CP
132
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
CONDITIONS
2
10
POWER REQUIREMENTS
μA
External reference
Internal reference
External reference
Internal reference
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PDF描述
MAX1292AEEG 400ksps, +5V, 8-/4-Channel, 12-Bit ADCs with +2.5V Reference and Parallel Interface
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參數(shù)描述
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