SR: CPU STATUS REGISTER(1)" />
參數(shù)資料
型號(hào)： MA330012
廠商： Microchip Technology
文件頁數(shù)： 194/199頁
文件大?。?/td> 0K
描述： MODULE DSPIC33 100P TO 84QFP
標(biāo)準(zhǔn)包裝： 1
附件類型： 插拔式模塊（PIM）80p - dsPIC33FJ256GP710
適用于相關(guān)產(chǎn)品： dsPICDEM（DM300019）
產(chǎn)品目錄頁面： 658 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： DSPIC33FJ64GP710T-I/PT-ND - IC DSPIC MCU/DSP 64K 100TQFP
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dsPIC33F
DS70165E-page 92
Preliminary
2007 Microchip Technology Inc.
REGISTER 6-1:
SR: CPU STATUS REGISTER(1)
R-0
R/C-0
R-0
R/C-0
R -0
R/W-0
OA
OB
SA
SB
OAB
SAB
DA
DC
bit 15
bit 8
R/W-0(3)
R-0
R/W-0
IPL2(2)
IPL1(2)
IPL0(2)
RA
N
OV
Z
C
bit 7
bit 0
Legend:
C = Clear only bit
R = Readable bit
U = Unimplemented bit, read as ‘0’
S = Set only bit
W = Writable bit
-n = Value at POR
‘1’ = Bit is set
‘0’ = Bit is cleared
x = Bit is unknown
bit 7-5
IPL<2:0>: CPU Interrupt Priority Level Status bits(1)
111
= CPU Interrupt Priority Level is 7 (15), user interrupts disabled
110
= CPU Interrupt Priority Level is 6 (14)
101
= CPU Interrupt Priority Level is 5 (13)
100
= CPU Interrupt Priority Level is 4 (12)
011
= CPU Interrupt Priority Level is 3 (11)
010
= CPU Interrupt Priority Level is 2 (10)
001
= CPU Interrupt Priority Level is 1 (9)
000
= CPU Interrupt Priority Level is 0 (8)
Note 1:
For complete register details, see Register 2-1: “SR: CPU STATUS Register”.
2:
The IPL<2:0> bits are concatenated with the IPL<3> bit (CORCON<3>) to form the CPU Interrupt Priority
Level. The value in parentheses indicates the IPL if IPL<3> = 1. User interrupts are disabled when
IPL<3> = 1.
3:
The IPL<2:0> Status bits are read-only when NSTDIS (INTCON1<15>) = 1.
REGISTER 6-2:
CORCON: CORE CONTROL REGISTER(1)
U-0
R/W-0
R-0
—
US
EDT
DL<2:0>
bit 15
bit 8
R/W-0
R/W-1
R/W-0
R/C-0
R/W-0
SATA
SATB
SATDW
ACCSAT
IPL3(2)
PSV
RND
IF
bit 7
bit 0
Legend:
C = Clear only bit
R = Readable bit
W = Writable bit
-n = Value at POR
‘1’ = Bit is set
0’ = Bit is cleared
‘x = Bit is unknown
U = Unimplemented bit, read as ‘0’
bit 3
IPL3: CPU Interrupt Priority Level Status bit 3(2)
1
= CPU interrupt priority level is greater than 7
0
= CPU interrupt priority level is 7 or less
Note 1:
For complete register details, see Register 2-2: “CORCON: CORE Control Register”.
2:
The IPL3 bit is concatenated with the IPL<2:0> bits (SR<7:5>) to form the CPU Interrupt Priority Level.
相關(guān)PDF資料
PDF描述
AIMC-0805-3N9S-T INDUCTOR MULTILAYER 3.9NH 0805
381LX680M400J012 CAP ALUM 68UF 400V 20% SNAP
AIMC-0805-1N8S-T INDUCTOR MULTILAYER 1.8NH 0805
LLS2D821MELB CAP ALUM 820UF 200V 20% SNAP
SLPX682M063E7P3 CAP ALUM 6800UF 63V 20% SNAP
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參數(shù)描述
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MA330015 功能描述:子卡和OEM板 dsPIC33 GP RoHS:否 制造商:BeagleBoard by CircuitCo 產(chǎn)品:BeagleBone LCD4 Boards 用于:BeagleBone - BB-Bone - Open Source Development Kit
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