參數(shù)資料
型號： M38B79FFFP
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 4.2 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100
文件頁數(shù)： 256/414頁
文件大?。?/td> 4296K
代理商： M38B79FFFP
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38B7 Group User’s Manual
3-19
APPENDIX
3.3 Notes on use
Serial I/O1 control register 3, SIO1CON3 (address 001C16)
Internal synchronous clock
selection bits (b7 to b5)
0 0 0 : f(XIN) / 4
0 0 1 : f(XIN) / 8
0 1 0 : f(XIN) / 16
Automatic transfer interval set bits
(b4 to b0)
0 0 0 0 0 : 2 cycles of transfer clocks
0 0 0 0 1 : 3 cycles of transfer clocks
0 0 0 1 0 : 4 cycles of transfer clocks
0 0 0 1 1 : 5 cycles of transfer clocks
0 0 0 0 0 : 2 cycles of transfer clocks
0 0 0 0 1 : 3 cycles of transfer clocks
0 0 0 0 0 : 2 cycles of transfer clocks
Not using
FLDC
Usable
Not using
gradation
display mode
Prohibited
Usable
Prohibited
Usable
Using grada-
tion display
mode
Prohibited
Usable
Prohibited
Usable
Table 3.3.1 SIO1CON3 (address 001C16) setting example selecting internal synchronous clock
Table 3.3.2 SIO1CON3 (address 001C16) setting example selecting external synchronous clock
Serial I/O1 control register 3,
SIO1CON3 (address 001C16),
Automatic transfer interval set bits
Not using FLDC
Not using gradation display mode
Using gradation display mode
“n” cycles of transfer clocks
Transfer clock n cycles
≥ 5 cycles of internal system clock
Transfer clock n cycles
≥ 17 cycles of internal system clock
Transfer clock n cycles
≥ 27 cycles of internal system clock
3.3.4 Notes on serial I/O2
(1)
Notes when selecting clock synchronous serial I/O
Stop of transmission operation
As for the serial I/O2 that can be used as either a clock synchronous or an asynchronous (UART)
serial I/O, clear the transmit enable bit to “0” (transmit disabled).
q Reason
Since transmission is not stopped and the transmission circuit is not initialized even if only the
serial I/O2 enable bit is cleared to “0” (serial I/O2 disabled), the internal transmission is running
(in this case, since pins TxD, RxD, SCLK21, SCLK22 and SRDY2 function as I/O ports, the transmission
data is not output). When data is written to the transmit buffer register in this state, data starts to
be shifted to the transmit shift register. When the serial I/O2 enable bit is set to “1” at this time,
the data during internally shifting is output to the TxD pin and an operation failure occurs.
Stop of receive operation
As for the serial I/O2 that can be used as either a clock synchronous or an asynchronous (UART)
serial I/O, clear the receive enable bit to “0” (receive disabled), or clear the serial I/O2 enable bit
to “0” (serial I/O2 disabled).
Stop of transmit/receive operation
As for the serial I/O2 that can be used as either a clock synchronous or an asynchronous (UART)
serial I/O, simultaneously clear both the transmit enable bit and receive enable bit to “0” (transmit
and receive disabled).
(when data is transmitted and received in the clock synchronous serial I/O mode, any one of data
transmission and reception cannot be stopped.)
q Reason
In the clock synchronous serial I/O mode, the same clock is used for transmission and reception.
If any one of transmission and reception is disabled, a bit error occurs because transmission and
reception cannot be synchronized.
In this mode, the clock circuit of the transmission circuit also operates for data reception. Accordingly,
the transmission circuit does not stop by clearing only the transmit enable bit to “0” (transmit
disabled). Also, the transmission circuit is not initialized by clearing the serial I/O2 enable bit to
“0” (serial I/O2 disabled) (refer to (1), ).
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PDF描述
M38B79MFH-XXXXFP 8-BIT, MROM, 4.2 MHz, MICROCONTROLLER, PQFP100
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