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參數(shù)資料
| 型號： | M38037M6-154FP |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單芯片8位CMOS微機 |
| 文件頁數(shù)： | 77/135頁 |
| 文件大?。?/td> | 2055K |
| 代理商： | M38037M6-154FP |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁當(dāng)前第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁
77
3803/3804 Group
SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER
MITSUBISHI MICROCOMPUTERS
Fig. 72 START/STOP condition detecting timing diagram
START/STOP Condition Detecting Operation
The START/STOP condition detection operations are shown in
Figures 72, 73, and Table 14. The START/STOP condition is set
by the START/STOP condition set bit.
The START/STOP condition can be detected only when the input
signal of the SCL and SDA pins satisfy three conditions: SCL re-
lease time, setup time, and hold time (see Table 14).
The BB flag is set to
“
1
”
by detecting the START condition and is
reset to
“
0
”
by detecting the STOP condition.
The BB flag set/reset timing is different in the standard clock mode
and the high-speed clock mode. Refer to Table 14, the BB flag set/
reset time.
Note:
When a STOP condition is detected in the slave mode (MST = 0), an
interrupt request signal
“
I
2
CIRQ
”
occurs to the CPU.
Table 14 START condition/STOP condition detecting conditions
Standard clock mode
SSC value + 1 cycle (6.25
μ
s)
Note:
Unit : Cycle number of system clock
φ
SSC value is the decimal notation value of the START/STOP condi-
tion set bits SSC4 to SSC0. Do not set
“
0
”
or an odd number to SSC
value. The value in parentheses is an example when the I
2
C START/
STOP condition control register is set to
“
18
16
”
at
φ
= 4 MHz.
Fig. 73 STOP condition detecting timing diagram
SCL release time
High-speed clock mode
4 cycles (1.0
μ
s)
2 cycles (1.0
μ
s)
2 cycles (0.5
μ
s)
3.5 cycles (0.875
μ
s)
SSC value + 1
2
SSC value + 1
2
SSC value
–
1
2
Setup time
Hold time
BB flag set/
reset time
cycle
< 4.0
μ
s (3.125
μ
s)
cycle
< 4.0
μ
s (3.125
μ
s)
+ 2 cycles (3.375
μ
s)
H
o
l
d
t
i
m
e
S
e
t
t
u
e
p
i
m
S
D
C
L
S
A
B
f
l
a
g
SCL release time
B
s
B
e
f
t
l
i
a
m
g
t
e
Hold time
B
f
l
a
r
e
s
e
t
t
i
m
e
Setup
time
S
C
L
SDA
B
f
l
a
g
SCL release time
B
g
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