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參數(shù)資料
| 型號： | M37751 |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | 16-Bit Single-Chip Microcomputer(16位單片微控制器) |
| 中文描述： | 16位單片機（16位單片微控制器） |
| 文件頁數(shù)： | 222/348頁 |
| 文件大小： | 6968K |
| 代理商： | M37751 |
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NUMBE R OF INST R UCT ION CY CLE S
5–2
7751 SERIES SOFTWARE MANUAL
Factor
Instruction/Addressing mode
Value of direct page register’s low-order byte (DPR
L
) Addressing mode using direct page register
Value of data length flag (m)
Instructions DIV, DIVS, MPY, MPYS
5.1 Description
5.1 Description
The number of instruction cycles shows instruction execution time with the cycle number of
φ
.
The number of instruction cycles for execution time of one instruction can be shown as the following:
Execution time of one instruction (s) =
Instruction cycle number of one instruction
The number of instruction cycles changes depending on the instruction execution condition even when the
same instruction is executed in the same addressing mode.
This paragraph explains change factors of the number of instruction cycles.
5.1.1 CPU instruction execution sequence
The number of cycles which is necessary so that the central processing unit (CPU) can execute an
instruction is shown in Chapter 6 CPU instruction execution sequence for each addressing mode. It is the
number of cycles of
φ
CPU
.
Those numbers of cycles are the ideal values; it is assumed to be possible to supply the bus interface unit
(BIU) with the instructions and the data of a necessary number of bytes which the CPU requires then.
Actually, the CPU standby cycle, which is explained in the next paragraph, is generated because the supply
capability of BIU is limited.
With part of instructions or addressing modes, the cycle number of
φ
CPU
which is necessary so that the
CPU can execute the instruction changes owing to the factors shown in Table 5.1.1.
Figure 5.1.1 shows an example of the change of the CPU instruction execution sequence.
Table 5.1.1 Change factors of CPU instruction execution sequence
1
φ
D
H
D
L
DPR+dd
PC+1
Next
Op Code
Operand
dd
Not used
Op Code
Op Code
Not used
CPU
A
H(CPU)
A
M
A
L(CPU)
DATA
(CPU)
R/W
(CPU)
“H”
PG
PG
PG
PG
00
16
PG
PC
PC+1
PC+2
DPR+dd
PC+3
8
1
8
2
Not used
8
1 This cycle is shortened when DPR
L
= “00
16
”.
This cycle is valid when DPR
L
≠
“00
16
”.
8
2 This term is 25 cycles when m = “0”
.
This term is 17 cycles when m = “1”
.
Note : This is not observed externally because this is the internal operation of the CPU.
00
16
or 01
16
Fig. 5.1.1
Example of change of the CPU instruction execution sequence (in DIV instruction and direct addressing mode)
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PDF描述 |
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