參數(shù)資料
型號： M306S0FA-XXXGP
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 15.36 MHz, MICROCONTROLLER, PQFP64
封裝： PLASTIC, LQFP-64
文件頁數(shù)： 171/210頁
文件大?。?/td> 1477K
代理商： M306S0FA-XXXGP
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Rev.5.01
Dec 10, 2009
page 61 of 201
REJ03B0014-0501
M16C/6S Group
______
INT Interrupt
_______
INTi interrupt (i=0 to 3) is triggered by the edges of external inputs. The edge polarity is selected using the
IFSR register's IFSRi bit.
Figure 1.9.10 shows the IFSR and IFSR2A registers.
Figure 1.9.10. IFSR Register and IFSR2A Register
Interrupt request cause select register 2
Bit name
Function
Bit symbol
RW
Symbol
Address
After reset
IFSR2A
035E16
00XXXXXX2
b7
b6
b5
b4
b3
b2
b1
b0
0 : reserved
1 : UART0 bus collision
detection
0 : reserved
1 : UART1 bus collision
detection
IFSR26
IFSR27
Interrupt request cause
select bit
Interrupt request cause
select bit
RW
(b5-b0)
Nothing is assigned. When write, set to “0”.
When read, their contents are indeterminate.
Interrupts
Interrupt request cause select register
Bit name
Function
Bit symbol
RW
Symbol
Address
After reset
IFSR
035F16
0016
IFSR0
b7
b6
b5
b4
b3
b2
b1
b0
INT0 interrupt polarity
switching bit
0 : SI/O3
1 : reserved
0 : SI/O4
1 : reserved
0 : One edge
1 : Both edges
0 : One edge
1 : Both edges
0 : One edge
1 : Both edges
0 : One edge
1 : Both edges
INT1 interrupt polarity
switching bit
INT2 interrupt polarity
switching bit
INT3 interrupt polarity
switching bit
Interrupt request cause
select bit
Interrupt request cause
select bit
IFSR1
IFSR2
IFSR3
IFSR6
IFSR7
RW
(Note 1)
(Note 3)
(Note 2)
Note 1: When setting this bit to “1” (= both edges), make sure the INT0IC to INT3IC register’s POL bit
is set to “0” (= falling edge).
Note 2: Set this bit to “0” (= SI/O3, SI/O4)
Note 3: When setting this bit to “0” (= SI/O3, SI/O4), make sure the S3IC and S4IC registers’ POL bit is
set to “0” (= falling edge).
00
Nothing is assigned. When write, set to “0”. When read, its
content is interdeterminate.
(b5-b4)
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PDF描述
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