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參數(shù)資料
| 型號： | M30625MGP-XXXGP |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機 |
| 文件頁數(shù)： | 67/87頁 |
| 文件大?。?/td> | 901K |
| 代理商： | M30625MGP-XXXGP |
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V
CC1
= V
CC2
= 3V
M16C/62 Group (M16C/62P, M16C/62PT)
5. Electrical Characteristics (M16C/62P)
4
8
f
3
0
0
2
,
0
.
o
N
0
1
e
R
page 67
Figure 5.18 Timing Diagram (7)
Read timing
Write timing
BCLK
CSi
ALE
DBi
ADi
BHE
WR, WRL
WRH
Memory Expansion Mode, Microprocessor Mode
(
for 3-wait setting and external area access
)
BCLK
CSi
ALE
DBi
ADi
BHE
RD
t
cyc
t
d(BCLK-CS)
30ns.max
t
d(BCLK-AD)
30ns.max
t
d(BCLK-ALE)
30ns.max
t
h(BCLK-ALE)
-4ns.min
t
d(BCLK-RD)
30ns.max
Hi-Z
t
su(DB-RD)
50ns.min
t
h(RD-DB)
0ns.min
t
h(BCLK-RD)
0ns.min
t
h(RD-AD)
0ns.min
t
h(BCLK-AD)
4ns.min
t
h(BCLK-CS)
4ns.min
t
cyc
Hi-Z
t
d(BCLK-CS)
30ns.max
t
d(BCLK-AD)
30ns.max
t
d(BCLK-ALE)
30ns.max
t
h(BCLK-ALE)
-4ns.min
t
d(BCLK-WR)
30ns.max
t
h(BCLK-CS)
4ns.min
t
h(BCLK-AD)
4ns.min
t
h(WR-AD)
(0.5 X tcyc-10)ns.min
t
h(BCLK-WR)
0ns.min
t
d(BCLK-DB)
40ns.max
t
d(DB-WR)
(2.5 X tcyc-40)ns.min
t
h(BCLK-DB)
4ns.min
t
h(WR-DB)
(0.5 X tcyc-10)ns.min
Measuring conditions
V
CC1
=V
CC2
=3V
Input timing voltage
Output timing voltage : V
OL
=1.5V, V
OH
=1.5V
: V
IL
=0.6V, V
IH
=2.4V
t
ac2(RD-DB)
(3.5 X tcyc-60)ns.max
t
cyc=
1
f(BCLK)
相關(guān)PDF資料 |
PDF描述 |
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