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參數(shù)資料
| 型號： | M30622SPGP |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機 |
| 文件頁數(shù)： | 51/87頁 |
| 文件大小： | 901K |
| 代理商： | M30622SPGP |
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M16C/62 Group (M16C/62P, M16C/62PT)
5. Electrical Characteristics (M16C/62P)
V
CC1
= V
CC2
= 5V
4
8
f
3
0
0
2
,
0
.
o
N
0
1
e
R
page 51
Figure 5.9 Timing Diagram (8)
Memory Expansion Mode, Microprocessor Mode
(
For 1- or 2-wait setting, external area access and multiplex bus selection
)
BCLK
CSi
t
d(BCLK-CS)
25ns.max
ADi
BHE
t
d(BCLK-AD)
25ns.max
ALE
t
h(BCLK-ALE)
-4ns.min
RD
25ns.max
t
h(BCLK-RD)
0ns.min
t
h(BCLK-AD)
4ns.min
t
h(BCLK-CS)
4ns.min
tcyc
t
h(RD-CS)
(0.5 X tcyc-10)ns.min
t
h(RD-AD)
(0.5 X tcyc-10)ns.min
ADi
/DBi
t
h(RD-DB)
0ns.min
t
d(AD-ALE)
(0.5 X tcyc-25)ns.min
Read timing
t
d(BCLK-WR)
25ns.max
t
h(BCLK-WR)
0ns.min
BCLK
CSi
t
d(BCLK-CS)
25ns.max
ADi
BHE
t
d(BCLK-AD)
25ns.max
ALE
25ns.max
t
h(BCLK-ALE)
-4ns.min
t
h(BCLK-AD)
4ns.min
t
h(BCLK-CS)
4ns.min
tcyc
t
h(WR-AD)
(0.5 X tcyc-10)ns.min
t
d(BCLK-DB)
40ns.max
4ns.min
t
h(BCLK-DB)
t
d(DB-WR)
(1.5 X tcyc-40)ns.min
t
h(WR-DB)
(0.5 X tcyc-10)ns.min
ADi
/DBi
Data output
WR,WRL,
WRH
Write timing
Address
Address
Data input
40ns.min
t
d(BCLK-ALE)
25ns.max
t
d(BCLK-RD)
(0.5 X tcyc-10)ns.min
t
h(WR-CS)
Address
t
d(AD-ALE)
(0.5 X tcyc-25)ns.min
t
d(BCLK-ALE)
Address
t
su(DB-RD)
t
ac3(RD-DB)
(1.5 X tcyc-45)ns.max
(0.5 X tcyc-15)ns.min
t
d(AD-RD)
0ns.min
t
dZ(RD-AD)
8ns.max
t
d(AD-WR)
0ns.min
Measuring conditions
V
CC1
=V
CC2
=5V
Input timing voltage
Output timing voltage : V
OL
=0.4V, V
OH
=2.4V
: V
IL
=0.8V, V
IH
=2.0V
t
h(ALE-AD)
t
cyc=
1
f(BCLK)
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