參數(shù)資料
型號(hào)： M2V28S20TP-8
廠商： Mitsubishi Electric Corporation
英文描述： 128M Synchronous DRAM
中文描述： 128M的同步DRAM
文件頁(yè)數(shù)： 4/52頁(yè)
文件大?。?/td> 639K
代理商： M2V28S20TP-8
M2V28S20TP-6,-7,-8
M2V28S30TP-6,-7,-7L,-8,-8L
M2V28S40TP-7,-7L,-8,-8L
Jun. '99
MITSUBISHI LSIs
SDRAM (Rev. 1.0E)
128M Synchronous DRAM
(4-BANK x 8,388,608-WORD x 4-BIT)
(4-BANK x 4,194,304-WORD x 8-BIT)
(4-BANK x 2,097,152-WORD x 16-BIT)
4
BLOCK DIAGRAM
Type Designation Code
M2 V 28 S 3 0
TP -8
Access Item
-7 : 10ns(PC100/2-2-2),
-6 : 7.5ns (PC133/3-3-3),
-8 : 10ns(PC100/3-2-2)
TP : TSOP(II)
Package Type
Process Generation Blank : 1st gen.
Interface
V : LVTTL
Organization
2: x4, 3: x8, 4: x16
Synchronous DRAM
Density
28 : 128Mbit
Function 0 : Random Column
Mitsubishi DRAM
These rules are only applied to the Synchronous DRAM family.
Note : This figure shows the M2V28S30TP.
The M2V28S20TP configration is 4096x2048x4 of cell array and DQ 0-3.
The M2V28S40TP configration is 4096x512x16 of cell array and DQ 0-15.
Address Buffer
A0-11
BA0,1
Control Signal Buffer
/CS
/RAS
/CAS
/WE
CLK
CKE
Clock Buffer
Control Circuitry
I/O Buffer
DQ0-7
Mode
Register
DQM
Memory Array
4096 x1024 x8
Cell Array
Bank #0
Memory Array
4096 x1024 x8
Cell Array
Bank #1
Memory Array
4096 x1024 x8
Cell Array
Bank #2
Memory Array
4096 x1024 x8
Cell Array
Bank #3
相關(guān)PDF資料
PDF描述
M2V28S20TP-7 128 x 64 pixel format, LED Backlight available
M2V28S30TP-7 128 x 64 pixel format, LED Backlight available
M2V28S40TP-7 128 x 64 pixel format, LED Backlight available
M2V28S30ATP 128M Synchronous DRAM
M2V28S30ATP-6 128M Synchronous DRAM
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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M2V28S30ATP-7L 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:128M Synchronous DRAM
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