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參數(shù)資料
| 型號： | M1AGL600V2-CSG281 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 59/250頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 600K 281-CSP |
| 標準包裝： | 184 |
| 系列： | IGLOO |
| 邏輯元件/單元數(shù)： | 13824 |
| RAM 位總計： | 110592 |
| 輸入/輸出數(shù)： | 215 |
| 門數(shù)： | 600000 |
| 電源電壓： | 1.14 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 281-TFBGA，CSBGA |
| 供應(yīng)商設(shè)備封裝： | 281-CSP（10x10） |
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IGLOO Low Power Flash FPGAs
Revision 23
3-3
When Flash*Freeze mode is used, the FF pin must not be left floating to avoid accidentally entering
Flash*Freeze mode. While in Flash*Freeze mode, the Flash*Freeze pin should be constantly asserted.
The Flash*Freeze pin can be used with any single-ended I/O standard supported by the I/O bank in
which the pin is located, and input signal levels compatible with the I/O standard selected. The FF pin
should be treated as a sensitive asynchronous signal. When defining pin placement and board layout,
simultaneously switching outputs (SSOs) and their effects on sensitive asynchronous pins must be
considered.
Unused FF or I/O pins are tristated with weak pull-up. This default configuration applies to both
Flash*Freeze mode and normal operation mode. No user intervention is required.
Table 3-1 shows the Flash*Freeze pin location on the available packages for IGLOO a devices. The
Flash*Freeze pin location is independent of device, allowing migration to larger or smaller IGLOO
devices while maintaining the same pin location on the board. Refer to the "Flash*Freeze Technology
and Low Power Modes" chapter of the IGLOO FPGA Fabric User’s Guide for more information on I/O
states during Flash*Freeze mode.
Table 3-1 Flash*Freeze Pin Location in IGLOO Family Packages (device-independent)
IGLOO Packages
Flash*Freeze Pin
CS81/UC81
H2
CS121
J5
CS196
P3
CS281
W2
QN48
14
QN68
18
QN132
B12
VQ100
27
FG144
L3
FG256
T3
FG484
W6
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