2-152 Revision 4 Selectable Skew between Output Buffer Enable/Disable Time The configurable skew block is used to delay the ou" />
參數(shù)資料
型號: M1AFS250-2FG256
廠商: Microsemi SoC
文件頁數(shù): 77/334頁
文件大?。?/td> 0K
描述: IC FPGA 2MB FLASH 250K 256-FBGA
標(biāo)準(zhǔn)包裝: 90
系列: Fusion®
RAM 位總計: 36864
輸入/輸出數(shù): 114
門數(shù): 250000
電源電壓: 1.425 V ~ 1.575 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 256-LBGA
供應(yīng)商設(shè)備封裝: 256-FPBGA(17x17)
Device Architecture
2-152
Revision 4
Selectable Skew between Output Buffer Enable/Disable Time
The configurable skew block is used to delay the output buffer assertion (enable) without affecting
deassertion (disable) time.
Figure 2-107 Block Diagram of Output Enable Path
Figure 2-108 Timing Diagram (option1: bypasses skew circuit)
Figure 2-109 Timing Diagram (option 2: enables skew circuit)
ENABLE (OUT)
Skew Circuit
Output Enable
(from FPGA core)
I/O Output
Buffers
ENABLE (IN)
MUX
Skew Select
ENABLE (IN)
ENABLE (OUT)
Less than
0.1 ns
Less than
0.1 ns
ENABLE (IN)
ENABLE (OUT)
1.2 ns
(typical)
Less than
0.1 ns
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